| 主权项 |
1.一种半导体积体电路装置,具有第1延迟锁定回路 、第2延迟锁定回路及第3多工器; 该第1延迟锁定回路包含: a)输入缓冲器,输入时钟脉冲信号; b)分频电路,输入由该输入缓冲器所输出之时钟脉 冲信号,将该输入后之时钟脉冲信号分频输出; c)第1延迟电路,输入由该分频电路所输出之分频时 钟脉冲信号,藉由延迟时间各异之复数个输出分接 头中所选择之输出分接头,输出令该分频时钟脉冲 信号延迟之信号; d)第2延迟电路,输入该第1延迟电路之输出信号,藉 由延迟时间各异之复数个输出分接头中所选择之 输出分接头,输出令该第1延迟电路之输出信号延 迟之信号; e)第1相位检测器,输入由该分频电路所输出之分频 时钟脉冲信号与由该第2延迟电路所输出之信号, 检验出此等信号的相位差;以及 f)第1计数器,接受该第1相位检测器之输出信号,依 照相位之超前、滞后,改变计数値,输出用以切换 该第1延迟电路与该第2延迟电路之输出分接头的 分接头选择信号; 该第2延迟锁定回路包含: a)第3延迟电路,输入由该分频电路所输出之分频时 钟脉冲信号,藉由延迟时间各异之复数个输出分接 头中所选择之输出分接头,输出令该分频时钟脉冲 信号延迟之信号; b)第4延迟电路,输入该第1延迟电路之输出信号,藉 由延迟时间各异之复数个输出分接头中所选择之 输出分接头,输出令该第1延迟电路之输出信号延 迟之信号; c)第1多工器,输入该第3延迟电路之输出信号与该 第4延迟电路之输出信号,藉由此二个输出信号各 自之上升边,规定脉冲之上升及下降的定时,输出 藉由该二个输出信号之各下降边,规定下一脉冲之 上升及下降的定时之信号; d)虚设之第2多工器,输入该第1多工器之输出信号, 具备: 1)虚设之第1缓冲器,输入该第2多工器之输出信号, 具有与输出缓冲器相同延迟时间; 2)虚设之第2缓冲器,输入该第1缓冲器之输出信号, 具有与输入缓冲器相同延迟时间; e)第2相位检测器,输入由该输入缓冲器所输出之时 钟脉冲信号与由该虚设之第2缓冲器所输出之信号 ,检验出此等信号的相位差;以及 f)第2计数器,接受该第2相位检测器之输出信号,依 照相位之超前、滞后,改变计数値,输出用以切换 该第3延迟电路与该第4延迟电路之输出分接头的 分接头选择信号; 该第3多工器,将由该第1多工器所输出之信号以资 料输出用时钟脉冲输入,选择所输入之复数个资料 之一输出; 该第2多工器与该第3多工器具有同一延迟时间, 该输出缓冲器系输入由该第3多工器所输出之信号 以由输出端子的输出资料来输出。 2.一种半导体积体电路装置,具有第1延迟锁定回路 、第2延迟锁定回路及第3多工器; 该第1延迟锁定回路包含: a)输入缓冲器,输入时钟脉冲信号; b)第1延迟电路,输入由该输入缓冲器所输出之时钟 脉冲信号,藉由延迟时间各异之复数个输出分接头 中所选择之输出分接头,输出令由该输入缓冲器所 发出之信号延迟的信号; c)第2延迟电路,输入该第1延迟电路之输出信号,藉 由延迟时间各异之复数个输出分接头中所选择之 输出分接头,输出令该第1延迟电路之输出信号延 迟之信号; d)第1相位检测器,输入由该输入缓冲器所输出之时 钟脉冲信号,与该第2延迟电路之输出信号,检验出 此等信号的相位差; e)第1计数器,接受该第1相位检测器之输出信号,依 照相位之超前、滞后,改变计数値,输出用以切换 该第1延迟电路与该第2延迟电路之输出分接头的 分接头选择信号;以及 f)第1校准器,将由该第1延迟电路所输出之信号,以 闩锁定时信号输入,闩锁由该第1计数器所输出之 分接头选择信号,供应该第1延迟电路与该第2延迟 电路; 该第2延迟锁定回路包含: a)第3延迟电路,输入由该输入缓冲器所输出之时钟 脉冲信号,藉由延迟时间各异之复数个输出分接头 中所选择之输出分接头,输出令由该输入缓冲器所 发出之时钟脉冲信号延迟之信号; b)第4延迟电路,输入该第1延迟电路之输出信号,藉 由延迟时间各异之复数个输出分接头中所选择之 输出分接头,输出令该第1延迟电路之输出信号延 迟之信号; c)第1多工器,输入该第3延迟电路之输出信号与该 第4延迟电路之输出信号,藉由此二个输出信号各 自之上升边,规定脉冲之上升及下降的定时,输出 藉由该二个输出信号之各下降边,规定之下一脉冲 之上升及下降的定时的信号; d)虚设之第2多工器,输入该第1多工器之输出信号, 具备: 1)虚设之第1缓冲器,输入该第2多工器之输出信号, 具有与输出缓冲器相同延迟时间; 2)虚设之第2缓冲器,输入该第1缓冲器之输出信号, 具有与该输入缓冲器相同延迟时间; e)第2相位检测器,输入由该输入缓冲器所输出之时 钟脉冲信号与由该虚设之第2缓冲器所输出之信号 ,检验出此等信号的相位差; f)第2计数器,接受该第2相位检测器之输出信号,依 照相位之超前、滞后,改变计数値,输出用以切换 该第3延迟电路与该第4延迟电路之输出分接头的 分接头选择信号;以及 g)第2校准器,将该第1多工器之输出信号,以闩锁定 时信号输入,闩锁由该第2计数器所输出之分接头 选择信号,供应该第3延迟电路与该第4延迟电路; 该第3多工器,将由该第1多工器所输出之信号以资 料输出用时钟脉冲输入,选择所输入之复数个资料 之一输出; 该第2多工器与该第3多工器具有同一延迟时间, 该输出缓冲器系输入由该第3多工器所输出之信号 当作由输出端子输出之资料来输出。 3.一种半导体积体电路装置,具有延迟锁定回路及 第2多工器; 该延迟锁定回路包含: a)输入缓冲器,输入时钟脉冲信号; b)延迟电路,输入由该输入缓冲器所输出之时钟脉 冲信号,藉由延迟时间各异之复数个输出分接头中 所选择之输出分接头,输出令该已输入之时钟脉冲 信号延迟的信号; c)虚设之第1多工器,输入该延迟电路之输出信号, 具备: 1)虚设之第1缓冲器,输入该第1多工器之输出信号, 具有与输出缓冲器相同延迟时间; 2)虚设之第2缓冲器,输入该第1缓冲器之输出,具有 与该输入缓冲器相同延迟时间; d)相位检测器,输入由该输入缓冲器所输出之时钟 脉冲信号,与该虚设之第2缓冲器的输出信号,检验 出此等信号的相位差; e)计数器,接受该相位检测器之输出信号,依照相位 之超前、滞后,改变计数値,输出用以切换该延迟 电路之输出分接头的分接头选择信号;以及 f)校准器,将该延迟电路之输出信号,以闩锁定时信 号输入,闩锁该计数器所输出之分接头选择信号, 供应该延迟电路; 该第2多工器,将由该延迟电路所输出之信号以资 料输出用时钟脉冲输入,选择所输入之复数个资料 之一输出; 该第1多工器与该第2多工器具有同一延迟时间, 该输出缓冲器系输入由该第2多工器所输出之信号 ,以由输出端子输出之资料来输出。 4.如申请专利范围第1项之半导体积体电路装置,其 中,包含: a)第1信号产生电路,该第1多工器输入该第3延迟电 路之输出信号,输出该第3延迟电路之输出信号的 上升及下降切换时,预先制定之规定宽度的脉冲; b)第2信号产生电路,输入该第4延迟电路之输出信 号,输出该第4延迟电路之输出信号的上升及下降 切换时,预先制定之规定宽度的脉冲;以及 c)相互逆导电型之第1电晶体及第2电晶体,高位侧 电源与低位侧电源间串联地连接,输出由连接点发 出之输出信号; 该第1信号产生电路之输出信号的反转信号,供应 该第1电晶体之控制端子, 令该第2信号产生电路之输出信号延迟之信号,被 供应该第2电晶体之控制端子。 5.如申请专利范围第1项之半导体积体电路装置,其 中,该第1延迟电路包含: a)第1粗调延迟电路; b)第1微调延迟电路,输入该第1粗调延迟电路的输 出信号; c)第2微调延迟电路,输入将该第1粗调延迟电路的 输出信号以反相器反转后之信号;以及 d)第4多工器,输入该第1微调延迟电路及第2微调延 迟电路的输出信号,合成单相之信号; 该第2延迟电路包含: a)第2粗调延迟电路; b)第3微调延迟电路,输入该第2粗调延迟电路的输 出信号; c)第4微调延迟电路,输入将该第2粗调延迟电路的 输出信号以反相器反转后之信号;以及 d)第5多工器,输入该第3微调延迟电略及第4微调延 迟电路的输出信号,合成单相之信号。 6.如申请专利范围第1项之半导体积体电路装置,其 中,该第3延迟电路包含: a)第3粗调延迟电路; b)第5微调延迟电路,输入该第3粗调延迟电路之输 出信号;以及 c)第6微调延迟电路,输入将该第3粗调延迟电路的 输出信号以反相器反转后之信号; 该第4延迟电路包含: a)第4粗调延迟电路; b)第7微调延迟电路,输入该第4粗调延迟电路的输 出信号;以及 c)第8微调延迟电路,输入将该第4粗调延迟电路的 输出信号以反相器反转后之信号; 该第1多工器输入由该第5至第8微调延迟电路所各 输出之第1至第4延迟信号,藉由该第1延迟信号及该 第4延迟信号各自之上升边,输出上升与下降的定 时所规定之信号;藉由该第2延迟信号及该第3延迟 信号各自之上升边,输出上升与下降的定时所规定 之信号。 7.如申请专利范围第1项之半导体积体电路装置,其 中,具备第1校准器,将由该第1延迟电路所输出之信 号,输入作为闩锁定时信号,将由该第1计数器所输 出之分接头选择信号加以闩锁,而供应该第1延迟 电路及该第2延迟电路。 8.如申请专利范围第1项之半导体积体电路装置,其 中,具备第2校准器,将该第1多工器之输出信号,输 入作为闩锁定时信号,将由该第2计数器所输出之 分接头选择信号予以闩锁,而供应该第3延迟电路 及该第4延迟电路。 9.如申请专利范围第1项之半导体积体电路装置,其 中,更具备选择来自该输入缓冲器之时钟脉冲信号 及来自该分频电路之分频时钟脉冲中之任一,而供 应该第1延迟电路及该第1相位检测器的第1切换开 关。 10.如申请专利范围第1项之半导体积体电路装置, 其中,更具备: a)第2输入缓冲器,产生与由该输入缓冲器所输出之 时钟脉冲信号互补之时钟脉冲信号; b)第2分频电路,分频来自该第2输入缓冲器之时钟 脉冲信号;以及 c)第2切换开关,选择来自该第2输入缓冲器发出之 时钟脉冲信号及来自该第2分频电路之分频时钟脉 冲中之任一,供应该第4延迟电路。 11.如申请专利范围第1项之半导体积体电路装置, 其中,该第1相位检测器,以该第2延迟电路之输出信 号为基准,检测该分频时钟脉冲之相位的滞后、超 前, 该第2相位检测器,以由该虚设之第2缓冲器所输出 之信号为基准,检测由该输入缓冲器所输出之时钟 脉冲信号的相位之滞后、超前。 12.如申请专利范围第2项之半导体积体电路装置, 其中,该第1相位检测器,以该第2延迟电路之输出信 号为基准,检测由该输入缓冲器所输出之时钟脉冲 信号的相位之滞后、超前, 该第2相位检测器,以由该虚设之第2缓冲器所输出 之信号为基率,检测由该输入缓冲器所输出之时钟 脉冲信号的相位之滞后、超前。 13.如申请专利范围第3项之半导体积体电路装置, 其中,该相位检测器,以由该虚设之第2缓冲器所输 出之信号为基准,检测由该输入缓冲器所输出之时 钟脉冲信号的相位之滞后、超前。 14.如申请专利范围第1项之半导体积体电路装置, 其中,该分频电路系将输入信号之频率的2分之1频 率的信号予以输出的2分频电路。 15.一种延迟锁定回路装置,其中,调整串联连接之 第1及第2延迟电路的延迟时间,使得由该第1及第2 延迟电路将输入信号延迟而成之信号与该输入信 号的相位对准,藉以将该输入信号延迟该输入信号 的2分之1周期量而成的信号由该第1延迟电路输出, 包含: a)分频电路,用以分频该输入信号; 以该第1及第2延迟电路令该分频电路的输出信号 延迟;及 b)第1延迟调整机构,输出调整该第1及第2延迟电路 之延迟时间的控制信号,以使该分频电路之输出信 号与该第2延迟电路之输出信号的相位对准。 16.一种延迟锁定回路装置,包含第1延迟锁定回路 装置及第2延迟锁定回路装置,其中, 该第1延迟锁定回路装置,调整串联连接之第1及第2 延迟电路的延迟时间,使得由该第1及第2延迟电路 将输入信号延迟而成之信号与该输入信号的相位 对准,藉以将该输入信号延迟该输入信号的2分之1 周期量而成的信号由该第1延迟电路输出,具备: a)分频电路,用以分频该输入信号; 以该第1及第2延迟电路令该分频电路的输出信号 延迟;及 b)第1延迟调整机构,输出调整该第1及第2延迟电路 之延迟时间的控制信号,以使该分频电路之输出信 号与该第2延迟电路之输出信号的相位对准; 该第2延迟锁定回路装置,依照该输入信号,产生资 料输出用之时钟脉冲信号,对选择复数个资料输出 的多工器供应该资料输出用之时钟脉冲,具备: a)第3延迟电路,输入该分频电路之输出信号令其延 迟后输出第1信号; b)第4延迟电路,输入该第1延迟锁定回路装置之输 出信号令其延迟后,输出第2信号; c)一电路,输入由该第3及第4延迟电路所发出之该 第1及第2信号,以该第1及第2信号的各自之上升边 规定脉冲之上升及下降的定时,将以该第1及第2信 号的各下降边所规定之下一脉冲之上升及下降的 定时之信号,输出作为该资料输出用时钟脉冲;以 及 d)第2延迟调整机构,输出调整该第3及第4延迟电路 之延迟时间的控制信号,以使该资料输出用时钟脉 冲至少延迟该多工器之延迟时间量而得的信号与 该输入信号的相位对准。 17.如申请专利范围第15项之延迟锁定回路装置,其 中,具备第1闩锁电路,以该第1延迟电路之输出信号 将来自该第1延迟调整机构之控制信号予以闩锁, 而供应至该第1及第2延迟电路。 18.如申请专利范围第16项之延迟锁定回路装置,其 中,具备以该资料输出用时钟脉冲将来自该第2延 迟调整机构之控制信号予以闩锁,而供应至该第3 及第4延迟电路的第2闩锁电路。 19.一种延迟锁定回路装置,包含第1延迟锁定回路 装置及第2延迟锁定回路装置,其中, 该第1延迟锁定回路装置具备: a)第1延迟电路,将藉由输入时钟脉冲信号之输入缓 冲器所输出之时钟脉冲信号当作在分频电路分频 后之时钟脉冲信号输入,输出藉由延迟时间各异之 复数个输出分接头中所选择之输出分接头令该分 频时钟脉冲信号延迟的信号; b)第2延迟电路,输入该第1延迟电路之输出信号,输 出藉由延迟时间各异之复数个输出分接头中所选 择之输出分接头,令该第1延迟电路之输出信号延 迟的信号; c)第1相位检测器,输入该分频时钟脉冲信号及该第 2延迟电路之输出信号,检测出此等信号的相位差; 及 d)第1计数器,接受该第1相位检测器之输出信号,依 照相位之超前、滞后,改变计数値,输出用以切换 该第1延迟电路及该第2延迟电路之输出分接头的 分接头选择信号; 第2延迟锁定回路具备: a)第3延迟电路,输入由该分频电路所输出之分频时 钟脉冲信号,输出藉由延迟时间各异之复数个输出 分接头中所选择的输出分接头令该分频时钟脉冲 信号延迟的信号; b)第4延迟电路,输入该第1延迟电路之输出信号,输 出藉由延迟时间各异之复数个输出分接头中所选 择之输出分接头,令该第1延迟电路之输出信号延 迟的信号; c)第1多工器,输入第3延迟电路之输出信号及第4延 迟电路之输出信号,藉由二个该输出信号各自之上 升边,规定脉冲之上升及下降的定时,输出藉由二 个该输出信号之各下降边所规定下一脉冲之上升 及下降之定时的信号; d)第2相位检测器,输入令第1多工器之输出信号延 迟所规定时间的延迟机构,及由该输入缓冲器所输 出之时钟脉冲信号,及该延迟机构之输出信号,检 测出此等信号的相位差;及 e)第2计数器,接受该第2相位检测器之输出信号,依 照相位之超前、滞后,改变计数値,输出用以切换 该第3延迟电路及该第4延迟电路之输出分接头的 分接头选择信号。 20.一种延迟锁定回路装置,包含第1延迟锁定回路 装置及第2延迟锁定回路装置,其中, 该第1延迟锁定回路装置具备: a)第1延迟电路,输入藉由输入时钟脉冲信号之输入 缓冲器所输出之时钟脉冲信号,输出藉由延迟时间 各异之复数个输出分接头中所选择之输出分接头, 令该由输入缓冲器所发出之时钟脉冲信号延迟的 信号; b)第2延迟电路,输入该第1延迟电路所发出之输出 信号,输出藉由延迟时间各异之复数个输出分接头 中所选择之输出分接头,令该第1延迟电路之输出 信号延迟的信号; c)第1相位检测器,输入该输入缓冲器之输出时钟脉 冲及该第2延迟电路之输出信号,检测出此等信号 的相位差; d)第1计数器,接受该第1相位检测器之输出信号,依 照相位之超前、滞后,改变计数値,输出用以切换 该第1延迟电路及该第2延迟电路之输出分接头的 分接头选择信号; f)第1校准器,将由该第1延迟电路所输出之信号,以 闩锁定时信号输入,闩锁由该第1计数器所输出之 分接头选择信号,供应该第1延迟电路及该第2延迟 电路; 该第2延迟锁定回路具备: a)第3延迟电路,输入由该输入缓冲器所输出之时钟 脉冲信号,输出藉由延迟时间各异之复数个输出分 接头中所选择的输出分接头,令由该输入缓冲器之 时钟脉冲信号延迟的信号; b)第4延迟电路,输入该第1延迟电路之输出信号,输 出藉由延迟时间各异之复数个输出分接头中所选 择之输出分接头,令该第1延迟电路之输出信号延 迟的信号; c)第1多工器,输入该第3延迟电路之输出信号及该 第4延迟电路之输出信号,藉由二个该输出信号各 自之上升边,规定脉冲之上升及下降的定时,输出 藉由二个该输出信号之各下降边所规定之下一脉 冲之上升及下降的定时之信号; d)第2相位检测器,输入令该第1多工器之输出信号, 延迟所规定时间之延迟机构,及由该输入缓冲器所 输出之时钟脉冲信号,及该延迟机构之输出信号, 检测出此等信号的相位差; e)第2计数器,接受该第2相位检测器之输出信号,依 照相位之超前、滞后,改变计数値,输出用以切换 该第3延迟电路及该第4延迟电路之输出分接头的 分接头选择信号;及 f)第2校准器,将由该第1多工器之输出信号,以闩锁 定时信号输入,闩锁由该第2计数器所输出之分接 头选择信号,供应该第3延迟电路与该第4延迟电路 。 21.一种延迟锁定回路装置,其中,包含: a)延迟电路,将由输入时钟脉冲信号之输入缓冲器 所输出之时钟脉冲信号输入,输出藉由延迟时间各 异之复数个输出分接头中所选择之输出分接头,令 由该输入缓冲器所发出之时钟脉冲信号延迟的信 号; b)延迟机构,令该延迟电路之输出信号延迟所规定 时间 c)相位检测器,输入由该输入缓冲器所输出之时钟 脉冲信号及该延迟机构之输出信号,检测出此等信 号的相位差; d)计数器,接受该相位检测器之输出信号,依照相位 之超前、滞后,改变计数値,输出用以切换该延迟 电路之输出分接头的分接头选择信号; f)校准器,将该延迟电路所发出之输出信号,以闩锁 定时信号输入,闩锁由该计数器所输出之分接头选 择信号,供应该延迟电路。 22.如申请专利范围第19项之延迟锁定回路装置,其 中,包含: a)第1信号产生电路,该第1多工器系输入该第3延迟 电路之输出信号,输出该第3延迟电路之输出信号 的上升及下降切换时,预先制定之规定宽度的脉冲 ; b)第2信号产生电路,输入该第4延迟电路之输出信 号,输出该第4延迟电路之输出信号的上升及下降 切换时,预先制定之规定宽度的脉冲;以及 c)相互逆导电型第1电晶体及第2电晶体,高位侧电 源与低位侧电源间串联地连接,输出由连接点发出 之输出信号; 该第1信号产生电路之输出信号的反转信号,供应 该第1电晶体之控制端子, 令该第2信号产生电路之输出信号延迟之信号,供 应该第2电晶体之控制端子。 23.如申请专利范围第19项之延迟锁定回路装置,其 中,该第1延迟电路包含: a)第1粗调延迟电路; b)第1微调延迟电路,输入该第1粗调延迟电路的输 出信号; c)第2微调延迟电路,输入将该第1粗调延迟电路的 输出信号以反相器反转之信号;以及 d)第4多工器,输入该第1微调延迟电路及第2微调延 迟电路的输出信号,合成单相之信号; 该第2延迟电路包含: a)第2粗调延迟电路; b)第3微调延迟电路,输入该第2粗调延迟电路的输 出信号; c)第4微调延迟电路,输入将该第2粗调延迟电路的 输出信号以反相器反转之信号;以及 d)第5多工器,输入该第3微调延迟电路及第4微调延 迟电路的输出信号,合成单相之信号。 24.如申请专利范围第19项之延迟锁定回路装置,其 中,该第3延迟电路包含: a)第3拉调延迟电路; b)第5微调延迟电路,输入该第3粗调延迟电路之输 出信号;以及 c)第6微调延迟电路,输入将该第3粗调延迟电路的 输出信号以反相器反转之信号; 该第4延迟电路包含: a)第4粗调延迟电路; b)第7微调延迟电路,输入该第4粗调延迟电路之输 出信号;以及 c)第8微调延迟电路,输入将该第4粗调延迟电路的 输出信号以反相器反转之信号; 该第1多工器输入由该第5至第8微调延迟电路各所 输出之第1至第4延迟电路,藉由该第1延迟电路及该 第4延迟电路各自之上升边,输出上升与下降的定 时所规定之信号及藉由该第2延迟电路及该第3延 迟电路各自之上升边所规定之上升与下降的定时 之信号。 25.如申请专利范围第19项之延迟锁定回路装置,其 中,具备第1校准器,将由该第1延迟电路所输出之信 号,输入作为闩锁定时信号,以闩锁由该第1计数器 所输出之分接头选择信号,供应至该第1延迟电路 及该第2延迟电路。 26.如申请专利范围第19项之延迟锁定回路装置,其 中,具备第2校准器,将该第1多工器之输出信号,输 入作为闩锁定时信号,以闩锁由该第2计数器所输 出之分接头选择信号,供应至该第3延迟电路及该 第4延迟电路。 27.如申请专利范围第19项之延迟锁定回路装置,其 中,该分频电路系将输入信号频率的2分之1频率之 信号予以输出的2分频电路。 28.如申请专利范围第16项之延迟锁定回路装置,其 中,具备第1闩锁电路,以该第1延迟电路之输出信号 ,将来自该第1延迟调整机构之控制信号予以闩锁, 而供应至该第1及第2延迟电路。 29.如申请专利范围第20项之延迟锁定回路装置,其 中,包含: a)第1信号产生电路,该第1多工器输入该第3延迟电 路之输出信号,输出该第3延迟电路之输出信号的 上升及下降切换时,预先制定之规定宽度的脉冲; b)第2信号产生电路,输入该第4延迟电路之输出信 号,输出该第4延迟电路之输出信号的上升及下降 切换时,预先制定之规定宽度的脉冲;以及 c)相互逆导电型之第1电晶体及第2电晶体,串联连 接于高位侧电源与低位侧电源间,输出由连接点发 出之输出信号; 该第1信号产生电路之输出信号的反转信号,供应 至该第1电晶体之控制端子, 令该第2信号产生电路之输出信号延迟而成之信号 ,供应至该第2电晶体之控制端子。 30.如申请专利范围第20项之延迟锁定回路装置,其 中,该第1延迟电路包含: a)第1粗调延迟电路; b)第1微调延迟电路,输入该第1粗调延迟电路的输 出信号; c)第2微调延迟电路,输入将该第1粗调延迟电路的 输出信号以反相器反转之信号;以及 d)第4之多工器,输入该第1微调延迟电路及第2微调 延迟电路的输出信号,合成单相之信号; 该第2延迟电路包含: a)第2粗调延迟电路; b)第3微调延迟电路,输入该第2粗调延迟电路的输 出信号; c)第4微调延迟电路,输入将该第2粗调延迟电路的 输出信号以反相器反转之信号;以及 d)第5多工器,输入该第3微调延迟电路及该第4微调 延迟电路的输出信号,合成单相之信号。 31.如申请专利范围第20项之延迟锁定回路装置,其 中,该第3延迟电路包含: a)第3粗调延迟电路; b)第5微调延迟电路,输入该第3粗调延迟电路的输 出信号;以及 c)第6微调延迟电路,输入将该第3粗调延迟电路的 输出信号以反相器反转之信号; 该第4延迟电路包含: a)第4粗调延迟电路; b)第7微调延迟电路,输入该第4粗调延迟电路的输 出信号;以及 c)第8微调延迟电路,输入将该第4粗调延迟电路的 输出信号以反相器反转之信号; 该第1多工器输入分别由该第5至第8微调延迟电路 输出之第1至第4延迟电路,输出藉由该第1延迟电路 及该第4延迟电路各自之上升边的上升与下降定时 所规定之信号,及藉由该第2延迟电路及该第3延迟 电路各自之上升边的上升与下降定时所规定之信 号。 32.如申请专利范围第2项之半导体积体电路装置, 其中,包含: a)第1信号产生电路,该第1多工器输入该第3延迟电 路之输出信号,输出该第3延迟电路之输出信号的 上升及下降切换时,预先制定之规定宽度的脉冲; b)第2信号产生电路,输入该第4延迟电路之输出信 号,输出该第4延迟电路之输出信号的上升及下降 切换时,预先制定之规定宽度的脉冲;以及 c)相互逆导电型之第1电晶体及第2电晶体,串联连 接于高位侧电源与低位侧电源间,输出由连接点发 出之输出信号; 该第1信号产生电路之输出信号的反转信号,被供 应至该第1电晶体之控制端子, 令该第2信号产生电路之输出信号延迟而成之信号 ,供应至该第2电晶体之控制端子。 33.如申请专利范围第2项之半导体积体电路装置, 其中, 该第1延迟电路包含: a)第1粗调延迟电路; b)第1微调延迟电路,输入该第1粗调延迟电路的输 出信号; c)第2微调延迟电路,输入将该第1粗调延迟电路的 输出信号以反相器反转之信号;以及 d)第4多工器,输入该第1微调延迟电路及该第2微调 延迟电路的输出信号,合成单相之信号; 该第2延迟电路包含: a)第2粗调延迟电路; b)第3微调延迟电路,输入该第2粗调延迟电路的输 出信号; c)第4微调延迟电路,输入将该第2粗调延迟电路的 输出信号以反相器反转之信号;以及 d)第5多工器,输入该第3微调延迟电路及第4微调延 迟电路的输出信号,合成单相之信号。 34.如申请专利范围第2项之半导体积体电路装置, 其中, 该第3延迟电路包含: a)第3粗调延迟电路; b)第5微调延迟电路,输入该第3粗调延迟电路的输 出信号;以及 c)第6微调延迟电路,输入将该第3粗调延迟电路的 输出信号以反相器反转之信号; 该第4延迟电路包含: a)第4粗调延迟电路; b)第7微调延迟电路,输入该第4粗调延迟电路的输 出信号;以及 c)第8微调延迟电路,输入将该第4粗调延迟电路的 输出信号以反相器反转之信号; 该第1多工器,输入分别由该第5至第8微调延迟电路 所输出之第1至第4延迟信号,输出藉由该第1延迟信 号及该第4延迟信号各自之上升边的上升与下降定 时所规定之信号,及藉由该第2延迟电路及该第3延 迟电路各自之上升边的上升与下降定时所规定之 信号。 图式简单说明: 图1系显示本发明第1实施例之构成图。 图2系用以说明本发明第1实施例之定时操作图。 图3系显示本发明第2实施例之构成图。 图4系用以说明本发明第2实施例之定时操作图。 图5系显示本发明第3实施例之构成图。 图6系显示本发明第4实施例之构成图。 图7系显示本发明第5实施例之构成图。 图8(a)(b)系显示在本发明之实施例中所使用之输入 缓冲器的构成图。 图9(a)系显示在本发明之实施例中所使用之相位检 测比较器的构成图、(b)、(c)系其操作之说明图。 图10(a)、(b)系显示在本发明之实施例中所使用之 分频电路的构成图。 图11(a)、(b)系显示在本发明之实施例中所使用之 校准器的构成图。 图12系显示在本发明之第1实施例中所使用之多工 器的构成图。 图13系显示在本发明之第2实施例中所使用之多工 器的构成图。 图14系显示延迟电路之部分构成图。 图15系用以说明在延迟电路中分接头切换时之危 险发生图。 图16系用以说明在记忆体系统中时钟脉冲相位差 与DCC功能之关系图。 图17系显示记忆体系统之构成的模式图。 图18系显示习用之DLL电路的构成图。 图19系用以说明图18之电路的定时操作图。 图20系显示习用之DLL电路之构成图。 图21系用以说明图20之电路的定时操作图。 |
