自对准分离栅与非型快闪存储器及制造工艺

摘要

本发明涉及一种自对准分离栅与非型快闪存储器及制造工艺。其中在衬底的有源区中自对准分离栅单元的行形成在位线扩散区与共源扩散区之间。每个单元具有：控制栅和浮栅，它们彼此叠置并且自对准；以及擦除和选择栅，它们与叠置的栅分离并与之自对准，并且在每行两端具有部分交迭位线扩散区和源扩散区的选择栅。擦除栅下面的沟道区被重掺杂，从而减小位线扩散区与源扩散区之间的沟道的电阻，并且浮栅以一方式被其它栅围绕，该方式提供从其它栅到浮栅的显著增强的高电压耦合。存储单元比现有技术的单元显著减小，并且阵列被偏置从而其中所有存储单元能够被同时擦除而编程是位选择的。

主权项

1.一种NAND快闪存储单元阵列，包括：具有有源区的衬底，向所述有源区的相对的两侧彼此分隔开的位线扩散区和源区，在所述位线扩散区和源区之间排列成行的多个垂直叠置的浮栅和控制栅对，所述控制栅位于所述浮栅上方并与所述浮栅对齐，与每个所述叠置的栅对齐并位于其相对的两侧的选择栅和擦除栅，所述行末端处的选择栅部分交迭所述位线扩散区和源区，每个所述擦除栅下面的有源区中的扩散区，所述行上方的位线，以及将所述位线与所述位线扩散区互连的位线接触。