半导体集成电路

摘要

本发明提供一种半导体集成电路。该半导体集成电路具备：根据时钟信号使第1节点成为第1逻辑电平的第1晶体管；根据输入信号使所述第1节点成为与第1逻辑电平不同的第2逻辑电平的输入电路；当所述第1节点为第1逻辑电平时使所述第2节点为第1逻辑电平的第2晶体管；连接在所述第1节点和所述第2节点之间，当所述第1节点是第1逻辑电平时电阻值变大、是第2逻辑电平时电阻值变小的电阻元件；以所述第2节点作为输入，控制是否使输出节点成为第1逻辑电平的第1驱动晶体管；以与所述第1节点同一逻辑电平的信号作为输入，控制是否使所述输出节点成为第2逻辑电平的第2驱动晶体管。该半导体集成电路可输出DC噪音少的信号。

主权项

1、一种半导体集成电路，其特征在于：具备：第1节点；第2节点；输出节点；与所述第1节点连接，根据时钟信号使所述第1节点成为第1逻辑电平的第1晶体管；与所述第1节点连接，根据输入信号使所述第1节点成为与所述第1逻辑电平不同的第2逻辑电平的输入电路；与所述第2节点连接，当所述第1节点为所述第1逻辑电平时，使第2节点为所述第1逻辑电平的第2晶体管；与在所述第1节点和所述第2节点连接、当所述第1节点是所述第1逻辑电平时电阻值变大，是所述第2逻辑电平时电阻值变小的第4晶体管；与所述第2节点和所述输出节点连接，以所述第2节点作为栅极的输入，具有使所述输出节点成为所述第1逻辑电平的功能的第1驱动晶体管；和位于所述输出节点和成为所述第2逻辑电平的节点之间，将与所述第1节点同一逻辑电平的信号输入到栅极，具有使所述输出节点成为所述第2逻辑电平的功能的第2驱动晶体管。