| 主权项 |
1.一种低输入信号波动之输入缓冲接收器,其至少包含:一为了接收输入信号SIGNAL_IN缓冲器输入部分;一大电容,其在一个PMOS金属氧化半导体的偏压节点和一个电源电压Vss之间;一为了产生输出信号SIGNAL_OUT1缓冲器输出部分。2.如申请专利范围第1项所述的低输入信号波动之输入缓冲接收器,其中该缓冲器输入部分包含:一第一电晶体N11,具有一源极节点连接到电源电压源VSS,一闸极节点连接到一参考电压VREF,和一汲极节点连接到一信号VB11;一第二电晶体P11,具有一个汲极节点,连接到第一电晶体N11的一个汲极节点,及一闸极连接到信号VB11,一源极连接到一供应电压VDD;一第三电晶体P12,具有三个汲极节点,连接到下述第四电晶体N12的汲极节点,及一闸极节点连接到信号VB11,一源极节点连接到一供应电压VDD;一第四电晶体N12,具有一源极节点连接到电源电压VSS,一闸极节点连接到输入信号SIGNAL_IN,及一连接到缓冲器输出部分的输入汲极节点。3.如申请专利范围第1项所述的低输入信号波动之输入缓冲接收器,其中该第一电晶体N11和第四电晶体N12皆系NMOS金属氧化半导体的电晶体,而第二电晶体P11和第三电晶体P12都是PMOS金属氧化半导体的电晶体。4.如申请专利范围第1项所述的低输入信号波动之输入缓冲接收器,其中该大电容在缓冲器输入部分的第一电晶体N11和第四电晶体N12的源极,以及缓冲器输入部分的第二电晶体P11的闸极之间被连接。5.如申请专利范围第1项所述的低输入信号波动之输入缓冲接收器,其中该第二电晶体P11的闸极被连接到其汲极。6.如申请专利范围第1项所述的低输入信号波动之输入缓冲接收器,其中该第二电晶体P11的闸极被连接到第一电晶体N11的汲极。7.如申请专利范围第1项所述的低输入信号波动之输入缓冲接收器,其中该第二电晶体P11的闸极被连接到第三电晶体P12的闸极。8.如申请专利范围第1项所述的低输入信号波动之输入缓冲接收器,其中该缓冲器输出部分包含:一连接到第三电晶体P12汲极和第四电晶体N12汲极的反向器I11。9.如申请专利范围第1项所述的低输入信号波动之输入缓冲接收器,其中该第三电晶体P12和第四电晶体N12几乎同时的被激发。10.如申请专利范围第1项所述的低输入信号波动之输入缓冲接收器,其中其包括一个大容量联结比率,加倍控制输入缓冲接收器的PMOS金属氧化半导体的偏压节点,到输入缓冲接收器的电压电源VSS。11.如申请专利范围第1项所述的低输入信号波动之输入缓冲接收器,其中该大电容包括一大容量联结比率,导致输出信号SIGNAL_OUT1信号有一较快的回应时间。图式简单说明:第1图是依先前技术之一输入缓冲接收器电路图。第2图是本发明之一输入缓冲接收器较佳实施例电路图。第3A图是本发明之输入缓冲接收器中波动提升的定义时间向量图。第3B图是本发明之输入缓冲接收器中波动回落的定义时间向量图。第4A图是本发明以电容量通道控制器CHC减少波动之等效电路图。第4B图是本发明以电容量通道控制器CHC减少波动之工作示意图。 |
