| 主权项 |
1.一种半导体记忆装置,其特征为包含有: 记忆单元阵列,将复数个记忆单元配置成矩阵状所 构成,而各记忆单元具有源极、汲极、位于该等源 极与汲极间之通道体,且由依是否在上述通道体内 蓄积有多数载子来记忆资料的电晶体所构成; 复数条字线,连接在并排于第一方向的记忆单元之 闸电极上; 复数条位元线,连接在并排于作为与上述第一方向 交叉之方向的第二方向之记忆单元上,用以读出各 记忆单元所记忆的资料; 解码电路,输入位址信号与第一控制信号,且根据 上述第一控制信号,驱动作为依上述位址信号所特 定之字线的选择字线、或是驱动作为邻接上述选 择字线之字线的邻接字线;及 感测单元,连接在上述位元线上,且读出储存在连 接于依上述解码电路所驱动之字线上之记忆单元 内的资料。 2.如申请专利范围第1项之半导体记忆装置,其中在 上述解码电路上,输入第二控制信号,且根据该第 二控制信号,驱动上述选择字线及上述邻接字线之 双方。 3.如申请专利范围第2项之半导体记忆装置,其中上 述邻接字线,系与连接在上述选择字线之记忆单元 共有位元线,且位于邻接位置之记忆单元所连接的 字线。 4.如申请专利范围第3项之半导体记忆装置,其中上 述感测单元,系具有闩锁资料用之第一闩锁电路与 第二闩锁电路。 5.如申请专利范围第4项之半导体记忆装置,其中, 在写入动作时,将应写入作为写入资料之记忆单元 的选择单元内之资料闩锁在上述第一闩锁电路内, 并将与上述选择单元共有位元线,且从作为位于与 上述选择单元邻接之位置之记忆单元的邻接单元 读出的资料闩锁在上述第二闩锁电路;同时 根据闩锁于上述第一闩锁电路与上述第二闩锁电 路内的资料,变更写入方法。 6.如申请专利范围第4项之半导体记忆装置,其中在 写入动作时,将应写入作为写入资料之记忆单元的 选择单元内之资料闩锁在上述第一闩锁电路内,并 将与上述选择单元共有位元线,且从作为位于与上 述选择单元邻接之位置之记忆单元的邻接单元读 出的资料闩锁在上述第二闩锁电路;同时 在将记忆单元之通道体内蓄积有多数载子的状态 当作第一资料状态,将通道体内未蓄积有多数载子 的状态当作第二资料状态时; 在上述第一闩锁电路与上述第二闩锁电路之双方 闩锁第二资料状态之情况,就在选择单元与邻接单 元之双方上以同一时序写入第二资料状态; 在上述第一闩锁电路与上述第二闩锁电路之至少 一方闩锁第一资料状态之情况,就在选择单元上写 入闩锁于上述第一闩锁电路内的资料状态。 7.如申请专利范围第6项之半导体记忆装置,其中在 上述选择单元与上述邻接单元之双方上以同一时 序写入第二资料状态时的动作、与在选择单元上 写入闩锁于上述第一闩锁电路内之资料状态时的 动作,系以不同的时序来执行。 8.如申请专利范围第7项之半导体记忆装置,其中在 复新动作时,将从依被输入之复新位址信号所选择 之第一记忆单元读出的资料闩锁在上述第一闩锁 电路内,并将与上述第一记忆单元共有位元线,且 从位于与上述第一记忆单元邻接之位置的第二记 忆单元读出的资料,闩锁在上述第二闩锁电路内; 同时 在上述第一闩锁电路与上述第二闩锁电路之双方 闩锁第二资料状态之情况,就在第一记忆单元与第 二记忆单元之双方上以同一时序写入第二资料状 态; 在上述第一闩锁电路与上述第二闩锁电路之至少 一方闩锁第一资料状态之情况,就在第一记忆单元 上写入闩锁于上述第一闩锁电路内的资料状态,同 时在第二记忆单元上写入闩锁于上述第二闩锁电 路内的资料状态。 9.如申请专利范围第1项之半导体记忆装置,其中上 述记忆单元阵列,系分割成复数个单元阵列块; 上述字线,系跨接在上述复数个单元阵列块上,并 具备有沿着上述第一方向而设之复数条主字线、 及在各单元阵列块内连接在并排于上述第一方向 之记忆单元之闸电极上的复数条副字线; 在各单元阵列块内,连接共有位元线且位于互相邻 接位置之一对记忆单元之闸电极的一对上述副字 线,系对应1条之主字线而设; 上述感测单元,系设于各单元阵列块之每一个上; 上述解码电路,系在各单元阵列块之每一个上,根 据上述第一控制信号,驱动作为依上述位址信号所 特定之副字线的选择副字线、或是作为与上述选 择副字线成对之另一方副字线的邻接副字线。 10.如申请专利范围第9项之半导体记忆装置,其中 在上述解码电路上,输入第二控制信号,根据该第 二控制信号,在各单元阵列块之每一个上,驱动上 述选择副字线及上述邻接副字线之双方。 11.如申请专利范围第10项之半导体记忆装置,其中 上述各感测单元,系具有闩锁资料用之第一闩锁电 路与第二闩锁电路;同时 将上述第二控制信号,供至上述解码电路。 12.如申请专利范围第11项之半导体记忆装置,其中 在写入动作时,上述各感测单元,系将应写入作为 写入资料之记忆单元的选择单元内之资料闩锁在 上述第一闩锁电路内,并将与上述选择单元共有位 元线,且从作为位于邻接位置之记忆单元的邻接单 元读出的资料闩锁在上述第二闩锁电路;同时 在将记忆单元之通道体内蓄积有多数载子的状态 当作第一资料状态,将通道体内未蓄积有多数载子 的状态当作第二资料状态时; 与上述第一闩锁电路与上述第二闩锁电路之双方 闩锁第二资料状态之感测单元相对应的单元阵列 块,会在选择单元与邻接单元之双方上以同一时序 写入第二资料状态; 与上述第一闩锁电路与上述第二闩锁电路之至少 一方闩锁第一资料状态之感测单元相对应的单元 阵列块,会在选择单元上写入闩锁于上述第一闩锁 电路内的资料状态。 13.如申请专利范围第12项之半导体记忆装置,其中 在复新动作时,上述各感测单元,系将从依被输入 之复新位址信号所选择之第一记忆单元读出的资 料闩锁在上述第一闩锁电路内,并将与上述第一记 忆单元共有位元线,且从位于与上述第一记忆单元 邻接之位置的第二记忆单元读出的资料,闩锁在上 述第二闩锁电路内;同时 与上述第一闩锁电路与上述第二闩锁电路之双方 闩锁第二资料状态之感测单元相对应的单元阵列 块,系在第一记忆单元与第二记忆单元之双方上以 同一时序写入第二资料状态; 与上述第一闩锁电路与上述第二闩锁电路之至少 一方闩锁第一资料状态之感测单元相对应的单元 阵列块,系在第一记忆单元上写入闩锁于上述第一 闩锁电路内的资料状态,同时以与写入该第一记忆 单元内之时序不同的时序,在第二记忆单元上写入 闩锁于上述第二闩锁电路内的资料状态。 14.如申请专利范围第1项之半导体记忆装置,其中 上述邻接字线,系与连接在上述选择字线之记忆单 元共有位元线,且位于邻接位置之记忆单元所连接 的字线。 15.如申请专利范围第14项之半导体记忆装置,其中 在写入动作时,上述感测单元,系在将资料写入作 为应写入资料之记忆单元的选择单元内之后,对与 上述选择单元共有位元线,且作为位于与上述选择 单元邻接之位置之记忆单元的邻接单元进行复新 。 16.如申请专利范围第2项之半导体记忆装置,其中 上述邻接字线,系与连接在上述选择字线之记忆单 元共有源极线,且位于邻接位置之记忆单元所连接 的字线。 17.如申请专利范围第16项之半导体记忆装置,其中 上述感测单元,系具有闩锁资料用之第一闩锁电路 与第二闩锁电路。 18.如申请专利范围第17项之半导体记忆装置,其中 在写入动作时,将应写入作为写入资料之记忆单元 的选择单元内之资料闩锁在上述第一闩锁电路内, 并将与上述选择单元共有源极线,且从作为位于与 上述选择单元邻接之位置之记忆单元的邻接单元 读出的资料闩锁在上述第二闩锁电路;同时 在将记忆单元之通道体内蓄积有多数载子的状态 当作第一资料状态,将通道体内未蓄积有多数载子 的状态当作第二资料状态时; 在上述选择单元上写入上述第一闩锁电路所闩锁 的资料状态之后; 在上述第二闩锁电路闩锁第二资料状态之情况,就 在邻接单元上写入第二资料状态。 19.如申请专利范围第18项之半导体记忆装置,其中 在复新动作时,将从依被输入之复新位址信号所选 择之第一记忆单元读出的资料闩锁在上述第一闩 锁电路内,并将与上述第一记忆单元共有源极线, 且从作为位于与上述第一记忆单元邻接之位置之 记忆单元的第二记忆单元读出的资料,闩锁在上述 第二闩锁电路内;同时 在上述第一闩锁电路与上述第二闩锁电路之双方 写入第一资料状态之后; 在闩锁于上述第一闩锁电路内之资料为第二资料 状态的情况,就在第一记忆单元上写入第二资料状 态,而在闩锁于上述第二闩锁电路内之资料为第二 资料状态的情况,就在第二记忆单元上写入第二资 料状态。 20.一种半导体记忆装置之控制方法,其包含有: 记忆单元阵列,将复数个记忆单元配置成矩阵状所 构成,而各记忆单元,具有源极、汲极、位于该等 源极与汲极间之通道体,且由依是否在上述通道体 内蓄积有多数载子来记忆资料的电晶体所构成; 复数条字线,连接在并排于第一方向的记忆单元之 闸电极上;及 复数条位元线,连接在并排于作为与上述第一方向 交叉之方向的第二方向之记忆单元上,用以读出各 记忆单元所记忆的资料;其特征为包含有如下步骤 : 取得位址信号之步骤; 取得第一控制信号之步骤; 根据上述第一控制信号,驱动作为依上述位址信号 所特定之字线的选择字线、或是作为邻接上述选 择字线之字线的邻接字线之步骤;及 将储存在连接于上述被驱动之字线上之记忆单元 内的资料,透过位元线而读出的步骤。 21.如申请专利范围第20项之半导体记忆装置之控 制方法,其更包含有: 取得第二控制信号之步骤;及 根据上述第二控制信号,驱动上述选择字线及上述 邻接字线之双方的步骤。 22.如申请专利范围第21项之半导体记忆装置之控 制方法,其中上述邻接字线,系与连接在上述选择 字线之记忆单元共有位元线,且位于邻接位置之记 忆单元所连接的字线。 23.如申请专利范围第22项之半导体记忆装置之控 制方法,其更包含有: 将应写入作为写入资料之记忆单元的选择单元内 之资料闩锁在第一闩锁电路内之步骤; 将与上述选择单元共有位元线,且从作为位于与上 述选择单元邻接之位置之记忆单元的邻接单元读 出的资料闩锁在第二闩锁电路内之步骤;及 将闩锁于上述第一闩锁电路内之资料写入上述选 择单元上的步骤,且根据闩锁于上述第一闩锁电路 与上述第二闩锁电路内的资料,变更其写入方法之 步骤。 24.如申请专利范围第22项之半导体记忆装置之控 制方法,其更包含有: 将应写入作为写入资料之记忆单元的选择单元内 之资料闩锁在第一闩锁电路内之步骤; 将与上述选择单元共有位元线,且从作为位于与上 述选择单元邻接之位置之记忆单元的邻接单元读 出的资料闩锁在第二闩锁电路内之步骤; 在将记忆单元之通道体内蓄积有多数载子的状态 当作第一资料状态,将通道体内未蓄积有多数载子 的状态当作第二资料状态时,在上述第一闩锁电路 与上述第二闩锁电路之双方闩锁第二资料状态之 情况,就在选择单元与邻接单元之双方上以同一时 序写入第二资料状态之步骤;及 在上述第一闩锁电路与上述第二闩锁电路之至少 一方闩锁第一资料状态之情况,就在选择单元上写 入闩锁于第一闩锁电路内的资料状态之步骤。 25.如申请专利范围第24项之半导体记忆装置之控 制方法,其中在上述选择单元与上述邻接单元之双 方上写入第二资料状态之步骤、及在上述选择单 元上写入闩锁于上述第一闩锁电路内之资料状态 的步骤,系以不同的时序来执行。 26.如申请专利范围第25项之半导体记忆装置之控 制方法,其更包含有: 将从依被输入之复新位址信号所选择之第一记忆 单元读出的资料闩锁在上述第一闩锁电路内之步 骤; 将与上述第一记忆单元共有位元线,且从位于与上 述第一记忆单元邻接之位置的第二记忆单元读出 的资料,闩锁在上述第二闩锁电路内之步骤; 在上述第一闩锁电路与上述第二闩锁电路之双方 闩锁第二资料状态之情况,就在第一记忆单元与第 二记忆单元之双方上以同一时序写入第二资料状 态之步骤; 在上述第一闩锁电路与上述第二闩锁电路之至少 一方闩锁第一资料状态之情况,就在第一记忆单元 上写入闩锁于上述第一闩锁电路内的资料状态之 步骤;及 在上述第一闩锁电路与上述第二闩锁电路之至少 一方闩锁第一资料状态之情况,就在第二记忆单元 上写入闩锁于上述第二闩锁电路内的资料状态之 步骤,且以与在上述第一记忆单元上写入闩锁于上 述第一闩锁电路内的资料状态之步骤不同的时序 来执行之步骤。 27.如申请专利范围第20项之半导体记忆装置之控 制方法,其中上述记忆单元阵列,系分割成复数个 单元阵列块; 上述字线,系跨接在上述复数个单元阵列块上,并 具备有沿着上述第一方向而设之复数条主字线、 及在各单元阵列块内连接在并排于上述第一方向 之记忆单元之闸电极上的复数条副字线; 在各单元阵列块内,连接共有位元线且位于互相邻 接位置之一对记忆单元之闸电极的一对上述副字 线,系对应1条之主字线而设;其更包含有以下步骤: 在各单元阵列块之每一个上取得上述第一控制信 号之步骤; 在各单元阵列块之每一个上,驱动作为依上述位址 信号所特定之副字线的选择副字线、或是作为与 上述选择副字线成对之另一方副字线的邻接副字 线之步骤;及 在各单元阵列块之每一个上,读出连接在被驱动字 线之记忆单元的资料之步骤。 28.如申请专利范围第27项之半导体记忆装置之控 制方法,其更包含有: 取得第二控制信号之步骤;及 根据上述第二控制信号,在各单元阵列块之每一个 上,驱动上述选择副字线及上述邻接副字线之双方 的步骤。 29.如申请专利范围第28项之半导体记忆装置之控 制方法,其更包含有: 将应写入作为写入资料之记忆单元的选择单元内 之资料闩锁在上述第一闩锁电路内之步骤; 将与上述选择单元共有位元线,且从作为位于邻接 位置之记忆单元的邻接单元读出的资料闩锁在上 述第二闩锁电路内之步骤; 在将记忆单元之通道体内蓄积有多数载子的状态 当作第一资料状态,将通道体内未蓄积有多数载子 的状态当作第二资料状态时,上述第一闩锁电路与 上述第二闩锁电路之双方闩锁第二资料状态之单 元阵列块,会在选择单元与邻接单元之双方上写入 第二资料状态之步骤;及 上述第一闩锁电路与上述第二闩锁电路之至少一 方闩锁第一资料状态之单元阵列块,会在选择单元 上写入闩锁于上述第一闩锁电路内的资料状态之 步骤。 30.如申请专利范围第29项之半导体记忆装置之控 制方法,其更包含有: 将从依被输入之复新位址信号所选择之第一记忆 单元读出的资料闩锁在上述第一闩锁电路内之步 骤; 将与上述第一记忆单元共有位元线,且从位于与上 述第一记忆单元邻接之位置的第二记忆单元读出 的资料,闩锁在上述第二闩锁电路内之步骤; 上述第一闩锁电路与上述第二闩锁电路之双方闩 锁第二资料状态之单元阵列块,在第一记忆单元与 第二记忆单元之双方上以同一时序写入第二资料 状态之步骤; 上述第一闩锁电路与上述第二闩锁电路之至少一 方闩锁第一资料状态之单元阵列块,在第一记忆单 元上写入闩锁于上述第一闩锁电路内的资料状态 之步骤;及 上述第一闩锁电路与上述第二闩锁电路之至少一 方闩锁第一资料状态之单元阵列块,在第二记忆单 元上写入闩锁于上述第二闩锁电路内的资料状态 之步骤,且以与在上述第一记忆单元上写入闩锁于 上述第一闩锁电路内的资料状态之步骤不同的时 序来执行之步骤。 31.如申请专利范围第20项之半导体记忆装置之控 制方法,其中上述邻接字线,系与连接在上述选择 字线之记忆单元共有位元线,且位于邻接位置之记 忆单元所连接的字线。 32.如申请专利范围第31项之半导体记忆装置之控 制方法,其更包含有: 将资料写入作为写入资料之记忆单元的选择单元 内之步骤;及 对与上述选择单元共有位元线,且作为位于与上述 选择单元邻接之位置之记忆单元的邻接单元进行 复新的步骤。 33.如申请专利范围第21项之半导体记忆装置之控 制方法,其中上述邻接字线,系与连接在上述选择 字线之记忆单元共有源极线,且位于邻接位置之记 忆单元所连接的字线。 34.如申请专利范围第33项之半导体记忆装置之控 制方法,其更包含有: 将应写入作为写入资料之记忆单元的选择单元内 之资料闩锁在上述第一闩锁电路内之步骤; 将与上述选择单元共有源极线,且从作为位于与上 述选择单元邻接之位置之记忆单元的邻接单元读 出的资料闩锁在上述第二闩锁电路内之步骤; 在将记忆单元之通道体内蓄积有多数载子的状态 当作第一资料状态,将通道体内未蓄积有多数载子 的状态当作第二资料状态时,在上述选择单元上写 入上述第一闩锁电路所闩锁的资料状态之步骤;及 在上述第二闩锁电路闩锁第二资料状态之情况,就 在邻接单元上写入第二资料状态之步骤。 35.如申请专利范围第34项之半导体记忆装置之控 制方法,其更包含有: 将从依被输入之复新位址信号所选择之第一记忆 单元读出的资料闩锁在上述第一闩锁电路内之步 骤; 将与上述第一记忆单元共有源极线,且从作为位于 与上述第一记忆单元邻接之位置之记忆单元的第 二记忆单元读出的资料,闩锁在上述第二闩锁电路 内之步骤; 在上述第一闩锁电路与上述第二闩锁电路之双方 写入第一资料状态之步骤; 在闩锁于上述第一闩锁电路内之资料为第二资料 状态的情况,就在第一记忆单元上写入第二资料状 态之步骤;及 在闩锁于上述第二闩锁电路内之资料为第二资料 状态的情况,就在第二记忆单元上写入第二资料状 态之步骤。 图式简单说明: 图1系说明第一实施形态之半导体记忆装置之写入 动作处理内容用的流程示意图。 图2系第一实施形态之感测单元电路构成、及其周 边电路构成的示意图。 图3系显示第一实施形态之列解码器与预解码器之 构成的方块图。 图4系说明第一实施形态之偶奇选择器构成的逻辑 电路图。 图5系说明第一实施形态之列解码器单元构成的方 块图。 图6系第一实施形态之半导体记忆装置于读出动作 时的动作波形示意图。 图7系第一实施形态之半导体记忆装置于写入动作 时的动作波形示意图。 图8系将第一实施形态之半导体记忆装置于写入动 作时,闩锁电路所闩锁之资料内容、以及步骤2及 步骤3之位元线电压归纳在表中的示意图。 图9系第一实施形态之半导体记忆装置于复新动作 时的动作波形示意图。 图10系将第一实施形态之半导体记忆装置于复新 动作时,闩锁电路所闩锁之资料内容、以及步骤3 、步骤4及步骤5之位元线电压归纳在表中的示意 图。 图11系第二实施形态之半导体记忆装置的晶片布 局示意图。 图12系显示第二实施形态之感测单元电路构成、 及其周边电路构成的示意图。 图13系说明第二实施形态之预解码器、列解码器 及副解码器之构成的方块图。 图14系说明第二实施形态之偶奇选择器构成的逻 辑电路图。 图15系说明第二实施形态之副解码单元构成的逻 辑电路图。 图16系第二实施形态之半导体记忆装置于写入动 作时的动作波形示意图。 图17系将第二实施形态之半导体记忆装置于写入 动作时,闩锁电路所闩锁之资料内容、BZ信号之内 容及步骤2之位元线电压归纳在表中的示意图。 图18系第二实施形态之半导体记忆装置于复新动 作时的动作波形示意图。 图19系将第二实施形态之半导体记忆装置于复新 动作时,闩锁电路所闩锁之资料内容、BZ信号之内 容、步骤3及步骤4之位元线电压归纳在表中的示 意图。 图20系说明第三实施形态之偶奇选择器构成的逻 辑电路图。 图21系第三实施形态之半导体记忆装置于写入动 作时的动作波形示意图。 图22系说明将第三实施形态之半导体记忆装置变 化时之列解码器单元构成的方块图。 图23系第四实施形态之感测单元电路构成及其周 边电路构成的示意图。 图24系说明第四实施形态之预解码器与列解码器 之构成的方块图。 图25系说明第四实施形态之列解码器单元之构成 的方块图。 图26系第四实施形态之半导体记忆装置于写入动 作时的动作波形示意图。 图27系将第四实施形态之半导体记忆装置于写入 动作时,闩锁电路所闩锁之资料内容、步骤2及步 骤3之位元线电压归纳在表中的示意图。 图28系第四实施形态之半导体记忆装置于复新动 作时的动作波形示意图。 图29系将第四实施形态之半导体记忆装置于复新 动作时,闩锁电路所闩锁之资料内容、步骤3、步 骤4及步骤5之位元线电压归纳在表中的示意图。 图30系显示一般的FBC构造之记忆单元阵列的平面 图。 图31系图30之记忆单元阵列的A-A'线剖面图。 图32系图30之记忆单元阵列的B-B'线剖面图。 图33系图30之记忆单元阵列的C-C'线剖面图。 图34系图30之记忆单元阵列的等效电路示意图。 图35系对FBC构造之记忆单元写入"1"资料时的原理 说明图。 图36系对FBC构造之记忆单元写入"0"资料时的原理 说明图。 图37系读出FBC构造之记忆单元之资料时的原理说 明图。 图38系显示在记忆单元保持"0"资料之情况及记忆 单元保持"1"资料之情况,流至记忆单元之汲极与源 极间之单元电流及闸极与源极间之电压的关系曲 线图。 图39系具备图30之记忆单元阵列的半导体记忆装置 之晶片布局示意图。 图40系图39之感测单元电路构成及其周边电路构成 的示意图。 图41系图39之半导体记忆装置之读出动作时的动作 波形示意图。 图42系图39之半导体记忆装置之写入动作时的动作 波形示意图。 图43系图39之半导体记忆装置之复新动作时的动作 波形示意图。 图44系在作为进行资料写入之记忆单元的「选择 单元」及作为与该选择单元共有位元线且位于与 选择单元邻接之位置之记忆单元的「邻接单元」 之间所产生之"0"扰动的原理说明图。 图45系在作为进行资料写入之记忆单元的「选择 单元」及作为与该选择单元共有源极线且位于与 选择单元邻接之位置之记忆单元的「邻接单元」 之间所产生之"1"扰动的原理说明图。 |
