相位控制高速接口

摘要

本发明公开了一种可在芯片与外部设备之间实现高速通信的系统和方法。所述系统和方法中包括：一个锁相环路(PLL)，它带有可被数字化地控制的多个相位输出配置，一个校正锁相环路，它用于将控制器电路的时钟与接口电路对齐，一个相位内插电压控制延迟线，它用于对输入信号进行相移处理。采用模拟设计的相位内插可精确地定位高速接口所需的时钟和选通信号。所述高速接口用于发送或接收来自外部设备的信号，例如一个DDR DRAM。

主权项

1、一种系统，其中包含一个与外部设备连接的芯片，其特征在于，所述系统中包括：一个芯片输出数据通路，其中包含一个模拟装置，所述模拟装置用于接收一个时钟信号，并产生具有相等或不同的频率和相等或不同的相位的第一套选通脉冲信号，所述第一套选通脉冲信号用于定位时钟、选通脉冲信号、输出地址、控制、以及数据信号中的至少一个；一个芯片输入数据通路，其中包含一个模拟延迟装置，所述模拟延迟装置用于处理第二套选通脉冲信号，以定位用于向所述芯片的一个存储装置写入输入数据的所述第二套选通脉冲信号。