| 主权项 |
1.一种积体电路元件,包括:一记忆阵列,包括多数个字元线与多数个位元线,该记忆阵列被装配以支援多数个垂直页面,该些垂直页面包含多数个记忆胞位元组宽集合,该些记忆胞位元组宽集合被耦合于该些字元线中相应之该些字元线,且该记忆阵列与该些垂直页面之其它该些记忆胞位元组宽集合一样被耦合于该些位元线中之该些位元线;一解码电路,耦合于该记忆阵列,该解码电路每次藉由在该些字元线中选择一字元线定址一位元组,且该些位元线与该些垂直页面之其它该些记忆胞位元组宽集合一样系用于抹除程序;以及一控制器,耦合于该解码电路,以控制被耦合至一被选的单一字元线并被储存于记忆胞中的一被选页面中的至少一被选位元组的抹除,该控制器包含用以绘制在该被选页面中与除了该被选的单一字元线以外的该些字元线耦合之记忆胞中储存的资料的一电路,以供应抹除电位至储存该至少一位元组的记忆胞,并于供应抹除电位至储存该至少一位元组的记忆胞之后,用以验证该被选页面中耦合至除了已藉由绘图维持定限之该被选的单一字元线以外的字元线的记忆胞,以及用以供应编程电位至该被选页面中未通过验证的记忆胞。2.如申请专利范围第1项所述之积体电路元件,其中该记忆阵列包括:多数个扇区,个别的该些扇区包含多数个块,个别的该些块包含多数个可编程可抹除记忆胞,配置于沿着该些字元线的多数个列以及沿着该些位元线的多数个行中;其中该些记忆胞位元组宽集合包含来自该些块中每一该些块的单一记忆胞,以及其中该些位元线与该些垂直页面之其它该些记忆胞位元组宽集合一样在独特的该些扇区之该组块中的每一块中包含单一被选位元线。3.如申请专利范围第1项所述之积体电路元件,其中该些记忆胞位元组宽集合包含8个记忆胞。4.如申请专利范围第1项所述之积体电路元件,包括一暂时储存器,以及其中用以绘制在该被选页面中与除了该被选的单一字元线以外的该些字元线耦合之记忆胞的该电路包含逻辑以读取该被选页面中的资料,并用以储存该暂时储存器中具有一被编程定限位准(threshold level)的记忆胞之位址。5.如申请专利范围第1项所述之积体电路元件,包括一暂时储存器,该暂时储存器包括多数个字元线旗标,以及用以绘制在该被选页面中与除了该被选的单一字元线以外的该些字元线耦合之记忆胞的该电路包含逻辑以读取该被选页面中的资料,并为了耦合至该暂时储存器中具有一被编程定限位准的记忆胞之字元线,设定该些字元线旗标中的旗标。6.如申请专利范围第1项所述之积体电路元件,包括一暂时储存器,以及其中用以绘制在该被选页面中与除了该被选的单一字元线以外的该些字元线耦合之记忆胞的该电路包含逻辑以读取该被选页面中的资料,并用以储存该暂时储存器中的读取资料。7.如申请专利范围第1项所述之积体电路元件,其中用以绘制在该被选页面中与除了该被选的单一字元线以外的该些字元线耦合之记忆胞的该电路,在该电路供应抹除电位至该被选位元组之后执行。8.如申请专利范围第1项所述之积体电路元件,其中用以绘制在该被选页面中与除了该被选的单一字元线以外的该些字元线耦合之记忆胞的该电路,在该电路供应抹除电位至该被选位元组之前执行。9.如申请专利范围第1项所述之积体电路元件,其中该至少一被选位元组包含一位元组。10.如申请专利范围第1项所述之积体电路元件,其中两行该些记忆胞被耦合至该些位元线中的每一该些位元线,以及在一独特的字元线上耦合至一独特的位元线的该两行中的记忆胞藉由供应至该独特的字元线与该独特的位元线的抹除电位被抹除,以及其中该至少一被选位元组包含两位元组以及该垂直页面是两位元宽。11.如申请专利范围第1项所述之积体电路元件,其中该些记忆胞包括电荷可编程记忆胞。12.如申请专利范围第1项所述之积体电路元件,其中该些记忆胞包括氮化唯读记忆胞。13.如申请专利范围第1项所述之积体电路元件,其中该些记忆胞包括浮置闸极记忆胞。14.如申请专利范围第1项所述之积体电路元件,其中该控制器包括一状态机器,以及电压供应电路。15.如申请专利范围第1项所述之积体电路元件,其中该抹除电位包括在耦合于储存该被选位元组的该些记忆胞的一字元线上的一负电压以及在耦合于储存该被选位元组的该些记忆胞的该位元线上的一正电压。16.如申请专利范围第1项所述之积体电路元件,其中该控制器包含电路,以供应该抹除电位至耦合于储存该被选位元组的该些记忆胞的一字元线上以及耦合于储存该被选位元组的该些记忆胞的该位元线上,并用以供应抹除禁止电位到该被选页面中的该些字元线中的其它字元线。17.如申请专利范围第1项所述之积体电路元件,其中该控制器包含电路,以供应该抹除电位至耦合于储存该被选位元组的该些记忆胞的一字元线上以及耦合于储存该被选位元组的该些记忆胞的该位元线上,并用以浮动到未耦合至储存该被选位元组的该些记忆胞的该些位元线中的其它位元线。18.一种在一可编程可抹除记忆阵列中实行位元组抹除的方法,该记忆阵列包括多数个可编程可抹除记忆记忆胞配置成列与行,以及具有沿着一列耦合至该些记忆胞的多数个字元线以及沿着一行耦合至该些记忆胞的多数个位元线,该些字元线与该些位元线被装配以支援多数个垂直页面,该些垂直页面包含多数个记忆胞位元组宽集合,该些记忆胞位元组宽集合被耦合于该些字元线中相应之该些字元线,且与该些垂直页面之其它该些记忆胞位元组宽集合一样被耦合于该些位元线中之该些位元线,该方法包括:藉由选择一字元线以及该些位元线中与该些垂直页面之其它该些记忆胞位元组宽集合一样的位元线,在一被选垂直页面中为了抹除程序每次定址至少一被选位元组;绘制在该被选垂直页面中与除了该被选的单一字元线以外的该些字元线耦合之记忆胞中的资料;供应抹除电位至储存该至少一位元组的记忆胞;以及于供应抹除电位至储存该至少一位元组的记忆胞之后,验证该被选页面中耦合至除了已藉由绘图维持定限之该被选的单一字元线以外的字元线的记忆胞,并供应编程电位至该被选页面中未通过验证的记忆胞。19.如申请专利范围第18项所述之方法,其中该记忆阵列包括多数个扇区,个别的该些扇区包含多数个块,个别的该些块包含多数个可编程可抹除记忆胞,配置于沿着该些字元线的列以及沿着该些位元线的行中;其中该些记忆胞位元组宽集合包含来自该些块中每一该些块的单一记忆胞,以及其中该些位元线与该些垂直页面之其它该些记忆胞位元组宽集合一样在独特的该些扇区之该组块中的每一块中包含单一被选位元线。20.如申请专利范围第18项所述之方法,其中该些记忆胞位元组宽集合包含8个记忆胞。21.如申请专利范围第18项所述之方法,其中在该被选垂直页面中与除了该被选的单一字元线以外的该些字元线耦合之记忆胞中的资料之绘制包含读取该被选页面中的资料,并储存暂时储存器中具有一被编程定限位准的记忆胞之位址。22.如申请专利范围第18项所述之方法,其中在该被选垂直页面中与除了该被选的单一字元线以外的该些字元线耦合之记忆胞中的资料之绘制包含读取该被选页面中的资料,并为了耦合至暂时储存器中具有一被编程定限位准的记忆胞之字元线,在多数个字元线旗标中设定旗标。23.如申请专利范围第18项所述之方法,其中在该被选垂直页面中与除了该被选的单一字元线以外的该些字元线耦合之记忆胞中的资料之绘制包含读取该被选页面中的资料,并于暂时储存器中储存读取资料。24.如申请专利范围第18项所述之方法,其中在该被选垂直页面中与除了该被选的单一字元线以外的该些字元线耦合之记忆胞中的资料之绘制被在供应抹除电位至该被选位元组之后执行。25.如申请专利范围第18项所述之方法,其中在该被选垂直页面中与除了该被选的单一字元线以外的该些字元线耦合之记忆胞中的资料之绘制被在供应抹除电位至该被选位元组之前执行。26.如申请专利范围第18项所述之方法,其中该至少一被选位元组包含一位元组。27.如申请专利范围第18项所述之方法,其中两行该些记忆胞被耦合至该些位元线中的每一该些位元线,以及在一独特的字元线上耦合至一独特的位元线的该两行中的记忆胞藉由供应至该独特的字元线与该独特的位元线的抹除电位被抹除,以及其中该至少一被选位元组包含两位元组以及该垂直页面是两位元宽。28.如申请专利范围第18项所述之方法,其中该些记忆胞包括电荷可编程记忆胞。29.如申请专利范围第18项所述之方法,其中该些记忆胞包括氮化物金氧半导记忆胞。30.如申请专利范围第18项所述之方法,其中该些记忆胞包括浮置闸极记忆胞。31.如申请专利范围第18项所述之方法,其中该抹除电位包括在耦合于储存该被选位元组的该些记忆胞的一字元线上的一负电压以及在耦合于储存该被选位元组的该些记忆胞的该位元线上的一正电压。32.如申请专利范围第18项所述之方法,其中供应该抹除电位包括供应抹除电压至耦合于储存该被选位元组的该些记忆胞的一字元线上以及耦合于储存该被选位元组的该些记忆胞的该位元线上,并供应抹除禁止电位到该些字元线中的其它字元线。33.如申请专利范围第18项所述之方法,其中供应该抹除电位包括供应抹除电压至耦合于储存该被选位元组的该些记忆胞的一字元线上以及耦合于储存该被选位元组的该些记忆胞的该位元线上,并浮动到该些位元线中的其它位元线。图式简单说明:第1图是依照本发明之一积体电路的一块状简图。第2图系绘示用于本发明的某些实施例中之一记忆阵列的结构图,记忆阵列包含垂直页面、块与扇区。第3图是第2图所示之记忆阵列中支援垂直页面的一块记忆胞图。第4图是依照本发明的实施例之供应到一垂直页面的一位元组抹除程序中的电位图。第5图是依照本发明的一实施例之一位元组抹除程序的步骤流程图。第6图是描述关于第4图的支援抹除电位的一字元线驱动器之电路图。 |
