| 主权项 |
1.一种三维堆叠之电子构装的组装方法,其步骤包含有:(a)提供一承载体;(b)利用打线成球(stud bump)方法于该承载体之一承载表面制作复数个柱状导电凸块;(c)提供一个以上的元件,其具有对应于该柱状导电凸块之复数个通透孔,以提供该柱状导电凸块通过;及(d)使该柱状导电凸块对准通过该元件之该通透孔,组装该元件与该承载体以形成一电子构装。2.如申请专利范围第1项所述之三维堆叠之电子构装的组装方法,其中更包含于该步骤(d)之后,以该电子构装作为承载体,依序重复一次以上步骤(b)至步骤(d)。3.如申请专利范围第1项所述之三维堆叠之电子构装的组装方法,其中更包含一在最顶端的该元件表面涂布一焊料于该柱状导电凸块尾端周围,并加热回焊使熔融之该焊料沿着该柱状导电凸块通过该通透孔以串联每一层该元件的步骤。4.如申请专利范围第1项所述之三维堆叠之电子构装的组装方法,其中更包含一在最顶端的该元件表面涂布一导电胶材于该柱状导电凸块尾端周围,使液态之该导电胶材沿着该柱状导电凸块通过该通透孔以串联每一层该元件的步骤。5.如申请专利范围第1项所述之三维堆叠之电子构装的组装方法,其中该柱状导电凸块之材料系为导电性金属。6.如申请专利范围第1项所述之三维堆叠之电子构装的组装方法,其中该柱状导电凸块之材料系选自金、铜和铝所组成的族群其中之一。7.如申请专利范围第1项所述之三维堆叠之电子构装的组装方法,其中该元件系选自矽晶片、砷化镓晶片、磷化铟晶片及磊晶片所组成的族群其中之一。8.如申请专利范围第1项所述之三维堆叠之电子构装的组装方法,其中该承载体系选自有机基板、陶瓷基板、玻璃基板、矽基板和砷化镓基板所组成的族群其中之一。9.一种三维堆叠之电子构装,其包含有:一承载体,其具有一承载表面,该承载表面系以打线成球(stud bump)方法形成复数个柱状导电凸块;及一元件,其具有对应于该柱状导电凸块之复数个通透孔,该元件之该通透孔系对准通过该柱状导电凸块,使该元件组装于该承载表面。10.如申请专利范围第9项所述之三维堆叠之电子构装,其中该柱状导电凸块之材料系为导电性金属。11.如申请专利范围第9项所述之三维堆叠之电子构装,其中该柱状导电凸块之材料系选自金、铜和铝所组成的族群其中之一。12.如申请专利范围第9项所述之三维堆叠之电子构装,其中该元件系选自矽晶片、砷化镓晶片、磷化铟晶片及磊晶片所组成的族群其中之一。13.如申请专利范围第9项所述之三维堆叠之电子构装,其中该承载体系选自有机基板、陶瓷基板、玻璃基板、矽基板和砷化镓基板所组成的族群其中之一。14.一种三维堆叠之电子构装,其包含有:一承载体,其具有一承载表面,该承载表面系以打线成球(stud bump)方法形成复数个柱状导电凸块;及复数个元件,其具有对应于该柱状导电凸块之复数个通透孔,每一该元件之该通透孔系对准并逐一通过该柱状导电凸块,使该元件一一组装于该承载表面。15.如申请专利范围第14项所述之三维堆叠之电子构装,其中更包含一焊料,系涂布在最顶端的该元件表面之该柱状导电凸块尾端周围,并经由加热回焊以熔融该焊料使其沿着该柱状导电凸块通过该通透孔以串联每一层之该元件。16.如申请专利范围第14项所述之三维堆叠之电子构装,其中更包含一导电胶材,系涂布在最顶端的该元件表面之该柱状导电凸块尾端周围,使其沿着该柱状导电凸块通过该通透孔以串联每一层之该元件。17.如申请专利范围第14项所述之三维堆叠之电子构装,其中更包含一间格物,系间格于该元件与邻接的该元件之间。18.如申请专利范围第14项所述之三维堆叠之电子构装,其中该柱状导电凸块之材料系为导电性金属。19.如申请专利范围第14项所述之三维堆叠之电子构装,其中该柱状导电凸块之材料系选自金、铜和铝所组成的族群其中之一。20.如申请专利范围第14项所述之三维堆叠之电子构装,其中该元件系为选自矽晶片、砷化镓晶片、磷化铟晶片及磊晶片所组成的族群其中之一。21.如申请专利范围第14项所述之三维堆叠之电子构装,其中该承载体系选自有机基板、陶瓷基板、玻璃基板、矽基板和砷化镓基板所组成的族群其中之一。图式简单说明:第1A图至第1E图为本发明第一实施例之制作流程示意图;及第2A图至第2D图为本发明第二实施例之制作流程示意图。 |
