| 主权项 |
1.一种延迟锁定回路(DLL),其包含:一个第一移位暂存器,其可回应于第一右移信号以及第一左移信号中之至少一者;一个第一延迟线,用以回应于第一移位暂存器的输出而延迟内部时脉,其中第一延迟线包括多个第一延迟单元;一个第二移位暂存器,其可回应于来自第一移位暂存器输出的第二右移信号以及第二左移信号中之至少一者;以及一条第二延迟线,用以回应于第二移位暂存器的输出延迟第一延迟线的输出,其中该第二延迟线包括多个第二延迟单元。2.如申请专利范围第1项之延迟锁定回路,其进一步包含:一个时脉缓冲器,用以接收外部时脉而产生内部时脉;一个延迟监视器,用以接收第二延迟线的输出俾对延迟锁定回路的输出加上预定量的延迟;以及一个相位侦测器,用以比对内部时脉与延迟监视器的输出间的相位差异,该相位侦测器产生第一左移信号以及第一右移信号之一。3.如申请专利范围第1项之延迟锁定回路,其中该第一延迟线包括:一个第一反相器,用以反相内部时脉;一个第二反相器,用以反相第一反相器的输出。4.如申请专利范围第3项之延迟锁定回路,其中该多个第一个延迟单元各包括:一个电晶体,其有个闸极用以接收由第一移位暂存器输出的控制信号;以及一个电容器,其系与电晶体通讯。5.如申请专利范围第3项之延迟锁定回路,其中第二延迟线包括多个第一NAND闸,各个第一NAND接收第一延迟线的输出以及第二移位暂存器的输出,以及其中该第二延迟单元各包括(1)一个第二NAND闸其接收个别第一NAND闸的输出,以及(2)一个第三NAND闸其接收第二NAND闸的输出,该等第二延迟单元系串联连结。6.如申请专利范围第1项之延迟锁定回路,其中该第一延迟单元各适合延迟内部时脉达第一延迟量,该第二延迟单元各适合延迟内部时脉达第二延迟量,以及第二延迟量系大于第一延迟量。7.如申请专利范围第6项之延迟锁定回路,其中第二延迟量为第一延迟量的整数倍数。8.如申请专利范围第7项之延迟锁定回路,其中经由激发多数第一延迟单元的全部第一延迟单元产生的总延迟系小于第二延迟量。9.如申请专利范围第1项之延迟锁定回路,其中当全部第一延迟单元皆被激发以及第一右移信号被接收于第一移位暂存器时,产生第二右移信号。10.如申请专利范围第9项之延迟锁定回路,其中当全部第一延迟单元皆被激发且第一右移信号被接收于第一移位暂存器时,第一延迟单元全部皆被去激发。11.如申请专利范围第9项之延迟锁定回路,其中当并无任何第一延迟单元被激发以及第一左移信号被接收于第一移位暂存器时,产生第二左移信号。12.如申请专利范围第11项之延迟锁定回路,其中当并无任何第一延迟单元被激发且第一左移信号被接收于第一移位暂存器时,全部第一延迟单元皆被激发。13.如申请专利范围第6项之延迟锁定回路,其中第一右移信号结果导致第一延迟量的延迟增加。14.如申请专利范围第7项之延迟锁定回路,其中第一左移信号结果导致第一延迟量的延迟减少。15.如申请专利范围第1项之延迟锁定回路,其中若全部第一延迟单元皆被激发且无需进一步延迟,则一个第二延迟单元被激发。16.一种用于半导体记忆体之延迟锁定回路,其包含:一条第一延迟线,用以选择性延迟接收得的信号俾发展出一个延迟信号,第一个延迟线有多个延迟单元,该等延迟单元中之至少一者包括一个电容器以及一个控制开关,该控制开关可介于第一态与第二态间切换,第一态中之电容器系联结而延迟接收得的信号,第二态中之电容器系被解除联结;以及一条第二延迟线,其系与第一延迟线通讯用以选择性延迟该经过延迟后的信号。17.如申请专利范围第16项之延迟锁定回路,其中该延迟后的信号相对于接收得的信号未经延迟。18.如申请专利范围第16项之延迟锁定回路,其中该接收得的信号包含内部时脉信号。19.如申请专利范围第16项之延迟锁定回路,其中该第一延迟线包含:一个第一反相器用以反相接收得的信号;以及一个第二反相器用以反相第一反相器的输出。20.如申请专利范围第16项之延迟锁定回路,其中该控制开关包含电晶体。21.如申请专利范围第16项之延迟锁定回路,其中该第二延迟线包含:多条第二延迟线NAND闸;以及多个第二个延迟单元彼此串联连结。22.如申请专利范围第21项之延迟锁定回路,其中该第二延迟单元各包含:一个第一NAND闸,其系接收第二延迟线NAND闸之对应者的输出;以及一个第二NAND闸,用以接收第一NAND闸的输出。23.如申请专利范围第21项之延迟锁定回路,其中该第二延迟单元各包含:一个第一NAND闸,其系接收第二延迟线NAND闸之对应者的输出;以及一个反相器,用以反相第一NAND闸的输出。24.如申请专利范围第16项之延迟锁定回路,其进一步包含:一个第一移位暂存器,其系与第一延迟线通讯;以及一个第二移位暂存器,其系与第二个延迟线通讯,其中该第一移位暂存器回应于第一预定条件而触发第一右移信号,以及回应于第二预定条件而触发第一左移信号,以及其中该第二移位暂存器系回应于右移信号及左移信号中之至少一者。25.如申请专利范围第24项之延迟锁定回路,其进一步包含:一个相位比较器,其系耦合至第一移位暂存器;一个延迟监视器,其系耦合至相位比较器。26.如申请专利范围第16项之延迟锁定回路,其中各该第一延迟线的延迟单元适合延迟接收的信号达第一延迟量,该第二延迟线包括多个第二延迟单元,各该第二延迟单元适合延迟该延迟信号达第一延迟量,以及该第二延迟量系大于该第一延迟量。27.如申请专利范围第26项之延迟锁定回路,其中该第二延迟量为第一延迟量的整数倍数。28.如申请专利范围第27项之延迟锁定回路,其中经由激发第一延迟线的多个延迟单位的全部延迟单位产生的总延迟系小于第二延迟量。29.如申请专利范围第24项之延迟锁定回路,其中于第一延迟线之各该延迟单元适合延迟接收的信号达第一延迟量,第二延迟线包括多数第二延迟单元,各该第二延迟单元适合延迟该延迟信号达第二延迟量,以及第二延迟量系大于第一延迟量。30.如申请专利范围第25项之延迟锁定回路,其中当于第一延迟线的全部延迟单元皆被激发以及第二右移信号于第一移位暂存器接收时,产生第一右移信号。31.如申请专利范围第30项之延迟锁定回路,其中当全部延迟单元皆被激发且当第二右移信号于第一移位暂存器被接收时,第一延迟线的全部延迟单元皆被去激发。32.如申请专利范围第30项之延迟锁定回路,其中当第一延迟线的延迟单元皆未被激发,且第二左移信号于第一移位单元被接收时,产生第一左移信号。33.如申请专利范围第32项之延迟锁定回路,其中当第一延迟线的延迟单元皆未被激发,且当第二左移信号于第一移位暂存器被接收时,第一延迟线的全部延迟单元皆被激发。34.如申请专利范围第26项之延迟锁定回路,其中第一右移信号结果导致第一延迟量的延迟增加。35.如申请专利范围第34项之延迟锁定回路,其中第一左移信号结果导致第一延迟量的延迟减少。36.如申请专利范围第16项之延迟锁定回路,其中第二延迟线包括多个第二延迟单元,以及若第一延迟线的全部延迟单元皆被激发且需要更多延迟,则第二延迟单元被激发。37.一种用于半导体的记忆体之延迟锁定回路,其包含:一条第一延迟线,用以选择性延迟接收得的信号俾发展出延迟信号,该第一延迟线有多个第一延迟单元,各该第一延迟单元适合选择性延迟接收得的信号达第一延迟量;以及一条第二延迟线,其系于第一延迟线通讯用以选择性延迟延迟信号,该第二延迟线具有多数第二延迟单元,各该第二延迟单元适合选择性延迟接收的信号达第二延迟量,该第二延迟量系大于第一延迟量。38.如申请专利范围第37项之延迟锁定回路,其中该延迟后的信号相对于接收得的信号未被延迟。39.如申请专利范围第37项之延迟锁定回路,其中该接收得的信号包含内部时脉信号。40.如申请专利范围第37项之延迟锁定回路,其中该第一延迟线包含:一个第一反相器,其系用以反相接收得的信号;一个第二反相器,其用以反相第一反相器的输出。41.如申请专利范围第37项之延迟锁定回路,其中多个第一延迟单元中之至少一者包括:一个经控制的开关;以及一个电容器,其系与该经控制的开关通讯。42.如申请专利范围第41项之延迟锁定回路,其中该经控制的开关包含一个电晶体。43.如申请专利范围第37项之延迟锁定回路,其中该第二延迟线进一步包含:多数第二延迟线NAND闸,各该第二延迟线NAND闸系与第二延迟单元之对应者通讯;以及一个输出单元。44.如申请专利范围第37项之延迟锁定回路,其中各该第二延迟单元包含:一个第一逻辑元件,其系用以延迟接收得的信号;以及一个第二逻辑元件,其系用以延迟第一逻辑元件的输出。45.如申请专利范围第37项之延迟锁定回路,其进一步包含:一个第一移位暂存器,其系与第一延迟线通讯;以及一个第二移位暂存器,其系与第二延迟线通讯,其中该第一移位暂存器回应于第一预定条件而触发第一右移信号,以及回应于第二预定条件而触发第二左移信号,以及其中该第二移位暂存器系回应于右移信号以及左移信号中之至少一种者。46.如申请专利范围第45项之延迟锁定回路,其进一步包含:一个相位比较器,其系耦合至第一移位暂存器;以及一个延迟监视器,其系耦合至该相位比较器。47.如申请专利范围第37项之延迟锁定回路,其中该第二延迟量为第一延迟量之整数倍数。48.如申请专利范围第47项之延迟锁定回路,其中经由激发全部第一延迟单元产生的总延迟系少于第二延迟量。49.如申请专利范围第45项之延迟锁定回路,其中当全部第一延迟单元皆被激发且第二右移信号被接收于第一移位暂存器时,产生第一右移信号。50.如申请专利范围第49项之延迟锁定回路,其中当全部第一延迟单元皆被激发且当第二右移信号于第一移位暂存器被接收时,第一延迟单元皆被去激发。51.如申请专利范围第45项之延迟锁定回路,其中当第一延迟单元皆未被激发以及第二左移信号于第一移位暂存器被接收时,产生第一左移信号。52.如申请专利范围第51项之延迟锁定回路,其中当第一延迟单元皆未被激发且当第二左移信号于第一移位暂存器被接收时,第一延迟单元皆被激发。53.如申请专利范围第45项之延迟锁定回路,其中第一右移信号结果导致第一延迟量的延迟增加。54.如申请专利范围第53项之延迟锁定回路,其中第一左移信号结果导致第一延迟量的延迟减少。55.如申请专利范围第37项之延迟锁定回路,其中若全部第一延迟单元皆被激发且不再需要延迟,则第二延迟单元被激发。56.一种用于半导体记忆体之延迟锁定回路,其包含:一条第一延迟线,其系用以选择性延迟接收得的信号以发展出延迟信号,该第一延迟线具有电容以及多数第一延迟单元,第一延迟单元适合选择性调整第一延迟线的电容;以及一条第二延迟线,其系与第一延迟线通讯用以选择性延迟该经延迟的信号。57.如申请专利范围第56项之延迟锁定回路,其中该经延迟的信号相对于接收得的信号未经延迟。58.如申请专利范围第56项之延迟锁定回路,其中各该第一延迟单元包含:一个经控制的开关;以及一个电容器,其系与该经控制的开关通讯。59.如申请专利范围第58项之延迟锁定回路,其中该经控制的开关包含电晶体。60.如申请专利范围第56项之延迟锁定回路,其中该第二延迟线包含多个串联连结的第二延迟单元。61.如申请专利范围第60项之延迟锁定回路,其中各该第二延迟单元包含:一个第一逻辑元件,其系用以延迟接收得的信号;以及一个第二逻辑元件,其系用以延迟第一逻辑元件的输出。62.如申请专利范围第56项之延迟锁定回路,其进一步包含:一个第一移位暂存器,其系与第一延迟线通讯;以及一个第二移位暂存器,其系与第二延迟线通讯,其中该第一移位暂存器回应于第一预定条件而触发第一右移信号,以及回应于第二预定条件而触发第二左移信号,以及其中该第二移位暂存器系回应于右移信号以及左移信号中之至少一者。63.如申请专利范围第62项之延迟锁定回路,其进一步包含:一个相位比较器,其系耦合至第一移位暂存器;以及一个延迟监视器,其系耦合至该相位比较器。64.如申请专利范围第60项之延迟锁定回路,其中各该第一延迟单元适合延迟接收得的信号达第一延迟量,各该第二延迟单元适合延迟延迟后的信号达第二延迟量,以及该第二延迟量系大于第一延迟量。65.如申请专利范围第64项之延迟锁定回路,其中该第二延迟量为第一延迟量之整数倍数。66.如申请专利范围第65项之延迟锁定回路,其中当全部第一延迟单元皆被激发且第二右移信号被接收于第一移位暂存器时,产生第一右移信号。67.如申请专利范围第62项之延迟锁定回路,其中该第二延迟线包含多个第二延迟单元,各该第二延迟单元适合延迟经延迟后的信号达第二延迟量,以及该第二延迟量系大于第一延迟量。68.如申请专利范围第67项之延迟锁定回路,其中当全部第一延迟单元皆被激发且当第二右移信号于第一移位暂存器被接收时,第一延迟单元皆被去激发。69.如申请专利范围第68项之延迟锁定回路,其中当第一延迟单元皆未被激发以及第二左移信号于第一移位暂存器被接收时,产生第一左移信号。70.如申请专利范围第68项之延迟锁定回路,其中当第一延迟单元皆未被激发且当第二左移信号于第一移位暂存器被接收时,第一延迟单元皆被激发。71.如申请专利范围第70项之延迟锁定回路,其中第一右移信号结果导致第一延迟量的延迟增加。72.如申请专利范围第67项之延迟锁定回路,其中第一左移信号结果导致第一延迟量的延迟减少。73.如申请专利范围第72项之延迟锁定回路,其中该第二延迟线包括多个第二延迟单元,以及若全部第一延迟单元皆被激发且需要更多延迟则一个第二延迟单元被激发。74.如申请专利范围第56项之延迟锁定回路,其中该第二延迟线包括多个第二延迟单元,以及若全部第一延迟单元皆被激发且需要更多延迟则一个第二延迟单元被激发。75.一种用于半导体记忆体同步化内部时脉信号与外部时脉信号之方法,该方法包含下列步骤:选择性调整第一延迟线之电容以延迟外部时脉信号俾发展出一个延迟后的信号;以及透过第二延迟线选择性延迟经延迟后的信号俾发展出该内部时脉信号。76.如申请专利范围第75项之方法,其中该经延迟后的信号相对于接收得的信号未被延迟。77.如申请专利范围第75项之方法,其中该选择性调整第一延迟线电容之步骤系以第一增量进行,各该第一增量系对应于第一延迟量。78.如申请专利范围第77项之方法,其中该选择性延迟经延迟后信号之步骤系以第二增量进行,各该第二增量系对应于第二延迟量。79.如申请专利范围第77项之方法,其中该第二延迟量系大于第一延迟量。80.如申请专利范围第77项之方法,其中该第二延迟量为第一延迟量的整数倍数。图式简单说明:图1为习知延迟锁定回路(DLL)之方块图;图2为有三个延迟单元之数位延迟线之电路图;图3为方块图说明根据本发明之教示组成的范例延迟锁定回路;图4为电路图说明图3所示之第一延迟线及第二延迟线;图5A、5B及5C为电路图说明延迟锁定回路之右移操作;图5D、5E及5F为对应于图5A、5B及5C所示电路图之真値表;图6A、6B及6C回电路图说明延迟锁定回路之左移操作;图6D、6E及6F为对应于图6A、6B以及6C所示电路图之真値表;以及图7为时序图说明如图5A所示延迟锁定回路之右移操作。 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