| 主权项 |
1.一种具有插塞结构之电容器的积体电路,包括:一半导体基板,具有被形成于其表面上之一介电层;一黏着层,位于该介电层表面上;一插塞,被形成于该介电层上,该插塞表面系与该黏着层表面成共面;一电容器,被形成于该黏着层上与该插塞接触;及第一及第二阻障层,位于该电容器及该黏着层之间,该第一阻障层与该黏着层及该插塞接触,该第二阻障层覆盖该第一阻障层之一上表面及侧壁且与该黏着层及该电容器接触。2.如申请专利范围第1项之积体电路,其中该电容器包括一铁电电容器。3.如申请专利范围第1项之积体电路,其中该电容器包括一高k介电电容器。4.如申请专利范围第1至3项之任一项之积体电路,其中该黏着层包括一非传导性物质。5.如申请专利范围第4项之积体电路,其中该第一阻障层系包含铱。6.如申请专利范围第5项之积体电路,其中该第二阻障层系包含传导性氧化物。7.如申请专利范围第6项之积体电路,其中该传导性氧化物系包含氧化铱。8.如申请专利范围第4项之积体电路,其中该第二阻障层系包含传导性氧化物。9.如申请专利范围第4项之积体电路,其中该传导性氧化物系包含氧化铱。10.如申请专利范围第4项之积体电路,其中该第一阻障层系包含被挑选自钯、铑及鋡之一物质。11.如申请专利范围第10项之积体电路,其中该第二阻障层系包含传导性氧化物。12.如申请专利范围第11项之积体电路,其中该传导性氧化物系包含氧化铱。13.如申请专利范围第4项之积体电路,进一步包含一附加阻障层,该附加阻障层被配置于该第一阻障层之下。14.如申请专利范围第13项之积体电路,其中该附加阻障层系包含钛。15.如申请专利范围第13项之积体电路,其中该附加阻障层系包含被挑选自包含氮化钛、氮化钽、氮矽化钽及氮铝化钛之群组之一物质。16.如申请专利范围第13项之积体电路,其中该第一阻障层覆盖该附加阻障层之一上表面及侧壁。17.如申请专利范围第16项之积体电路,其中该附加阻障层系包含钛。18.如申请专利范围第16项之积体电路,其中该附加阻障层系包含选自包含氮化钛、氮化钽、氮矽化钽及氮铝化钛之群组之一物质。19.如申请专利范围第6项之积体电路,进一步包含一附加阻障层,该附加阻障层被配置于该第一阻障层之下。20.如申请专利范围第19项之积体电路,其中该附加阻障层系包含钛。21.如申请专利范围第19项之积体电路,其中该附加阻障层系包含被挑选自包含氮化钛、氮化钽、氮矽化钽及氮铝化钛之群组之一物质。22.如申请专利范围第19项之积体电路,其中该第一阻障层覆盖该附加阻障层之一上表面及侧壁。23.如申请专利范围第22项之积体电路,其中该附加阻障层系包含钛。24.如申请专利范围第22项之积体电路,其中该附加阻障层系包含被挑选自包含氮化钛、氮化钽、氮矽化钽及氮铝化钛之群组之一物质。图式简单说明:第一图显示插塞结构之电容器的一横断面图。第二图显示一铁电记忆体胞元。第三至四图显示本发明之不同实施例。第五至八图显示依据本发明实施例用于生产插塞上之电容器的处理。 |
