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"ARQUITETURA DE DECODIFICADOR DE TRELIçA HDTV". Trata-se de um sistema de decodificação em treliça para uso no processamento de um sinal de Televisão de Alta Definição (High Definition Television) . O sistema de decodificação em treliça inclui uma unidade de rastreio passado (33) que identifica uma seq³ência de estados de treliça antecedentes de acordo com uma treliça de transição de estado. Um computador de métrica de ramificação (2), inclui oito sub-unidades discretas (3), uma para cada possível estado de treliça. Cada sub-unidade (3) gera dois bits de saída (14, 15) indicativos das duas ramificações de treliça que saem do estado de treliça representado por aquela sub-unidade particular (3) . Uma unidade de adicionar-comparar-selecionar (8) inclui oito sub-unidades discretas (23), cada uma associada a um estado de treliça particular. Cada sub-unidade (23) inclui, como uma entrada, dois bits (28, 29) recebidos do computador de métrica de ramificação (2) e como uma saída, dois bits (6, 31). O bit 31 é escolhido de 28 e 29. O bit 6 é escolhido da entrada de informação de métrica de ramificação (26, 27) em cada sub-unidade (23) . Uma unidade de controle de rastreio passado e memória (33) inclui um multiplicador N a 1 (49) que recebe, como uma entrada, os bits de saída (6, 31) da unidade de adicionar-comparar-selecionar (8) . O presente sistema oferece uma redução de hardware com relação à técnica anterior.
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