| 主权项 |
1.一种并列处理记忆体资料与错误更正码之方法, 包含下列步骤: 读取一第一资料以及根据该第一资料及一相关之 第一错误更正码计算一第一表徵; 根据该第一表徵更正该第一资料,于此同时,读取 一第二资料并根据该第二资料及一相关之第二错 误更正码计算一第二表徵;以及 根据该第二表徵更正该第二资料。 2.如申请专利范围第1项所述之方法,该更正第二资 料之步骤系根据该第二表徵更正该第二资料,于此 同时,读取一第三资料并根据该第三资料及一相关 之第三错误更正码计算一第三表徵。 3.如申请专利范围第1项所述之方法,其中该第一资 料及该第二资料皆为512位元组。 4.如申请专利范围第1项所述之方法,其中该第一错 误更正码及该第二错误更正码皆为10位元组。 5.一种并列处理记忆体资料与错误更正码之装置, 用以耦接一外部记忆体,该装置包含: 一微处理器; 一辅助控制电路,耦接该微处理器; 一直接记忆体存取单元,耦接该微处理器,用以存 取该外部记忆体; 一先入先出记忆体,耦接该直接记忆体存取单元, 用以暂存一资料; 一第一ECC运算单元,耦接该直接记忆体存取单元以 及该辅助控制电路,用以根据该资料以及一相关之 第一错误更正码输出一第一表徵; 一第二ECC运算单元,耦接该直接记忆体存取单元以 及该辅助控制电路;以及 一错误更正单元,耦接该第一ECC运算单元、该辅助 控制电路、该第二ECC运算单元及该先入先出记忆 体, 其中,当该错误更正单元根据该第一表徵更正该先 入先出记忆体之资料时,该先入先出记忆体开始接 收一另一资料,而该第二ECC运算单元根据该另一资 料以及一相关之第二错误更正码计算一第二表徵 。 6.如申请专利范围第5项所述之装置,其中该外部记 忆体系为一快闪记忆体。 7.如申请专利范围第5项所述之装置,其中该错误更 正单元自该第一表徵以及该第二表徵二者中选择 其一更正该先入先出记忆体之内容。 8.如申请专利范围第5项所述之装置,更包含一输出 入先入先出记忆体,其耦接该错误更正单元,以输 出该更正后之资料。 9.一种并列处理记忆体资料与错误更正码之USB控 制器,用以耦接一非挥发性记忆体,该USB控制器包 含: 一微处理器; 一唯读记忆体,耦接该微处理器,用以储存一韧体 供该微处理器运作; 一随机存取记忆体,耦接该微处理器; 一辅助控制电路,耦接该微处理器; 一直接记忆体存取单元,耦接该微处理器,用以存 取该非挥发性记忆体; 一先入先出记忆体,耦接该直接记忆体存取单元, 用以暂存一资料; 一第一ECC运算单元,耦接该直接记忆体存取单元以 及该辅助控制电路,用以根据该资料以及一相关之 第一错误更正码输出一第一表徵; 一第二ECC运算单元,耦接该直接记忆体存取单元以 及该辅助控制电路; 一错误更正单元,耦接该第一ECC运算单元、该辅助 控制电路、该第二ECC运算单元及该先入先出记忆 体; 一输出入先入先出记忆体,耦接该错误更正单元; 一序列介面引擎,耦接该输出入先入先出记忆体; 以及 一USB实体层电路,耦接该序列介面引擎,用以与一 主机端连接, 其中,当该错误更正单元根据该第一表徵更正该先 入先出记忆体之资料时,该先入先出记忆体开始接 收一另一资料,而该第二ECC运算单元根据该另一资 料以及一相关之第二错误更正码计算一第二表徵 。 10.如申请专利范围第9项所述之USB控制器,其中该 非挥发性记忆体系为一快闪记忆体。 11.如申请专利范围第10项所述之USB控制器,其中该 错误更正单元系自该第一表徵以及该第二表徵二 者中选择其一更正该先入先出记忆体之内容。 12.如申请专利范围第11项所述之USB控制器,其中该 错误更正单元包含一互斥或闸,用以更正该先入先 出记忆体之一输出。 13.如申请专利范围第10项所述之USB控制器,其中该 USB控制器可自该主机端接收一输入资料以写入该 快闪记忆体,而该输出入先入先出记忆体更耦接该 先入先出记忆体以及该第一ECC运算单元,该第一ECC 运算单元根据该输入资料产生一错误更正码,以供 该直接记忆体存取单元将该输入资料以及该错误 更正码一并写入该快闪记忆体中。 14.如申请专利范围第10项所述之USB控制器,其中该 USB控制器可自该主机端接收一输入资料以写入该 快闪记忆体,而该输出入先入先出记忆体更耦接该 先入先出记忆体、该第一ECC运算单元以及该第二 ECC运算单元,该第一ECC运算单元及该第二ECC运算单 元之一者根据该输入资料产生一错误更正码,以供 该直接记忆体存取单元将该输入资料以及该错误 更正码一并写入该快闪记忆体中。 15.一种并列处理记忆体资料与错误更正码之控制 器,用以耦接一非挥发性记忆体,该控制器包含: 一直接记忆体存取单元,用以存取该非挥发性记忆 体; 一先入先出记忆体,耦接该直接记忆体存取单元, 用以暂存一资料; 一第一ECC运算单元,耦接该直接记忆体存取单元, 用以根据该资料以及一相关之第一错误更正码输 出一第一表徵; 一第二ECC运算单元,耦接该直接记忆体存取单元; 以及 一错误更正单元,耦接该第一ECC运算单元、该第二 ECC运算单元及该先入先出记忆体, 其中,当该错误更正单元根据该第一表徵更正该先 入先出记忆体之资料时,该控制器开始读取一另一 资料,而该第二ECC运算单元根据该另一资料以及一 相关之第二错误更正码计算一第二表徵。 16.如申请专利范围第15项所述之控制器,其中该非 挥发性记忆体系为一快闪记忆体。 17.如申请专利范围第16项所述之控制器,其中该错 误更正单元系自该第一表徵以及该第二表徵二者 中选择其一更正该先入先出记忆体之内容。 18.如申请专利范围第16项所述之控制器,其中该错 误更正单元包含一互斥或闸,用以更正该先入先出 记忆体之一输出。 19.如申请专利范围第16项所述之控制器,其中该控 制器可自一主机端接收一输入资料以写入该快闪 记忆体,而该输出入先入先出记忆体更耦接该先入 先出记忆体以及该第一ECC运算单元,该第一ECC运算 单元根据该输入资料产生一错误更正码,以供该直 接记忆体存取单元将该输入资料以及该错误更正 码一并写入该快闪记忆体中。 20.如申请专利范围第16项所述之控制器,其中该控 制器可自一主机端接收一输入资料以写入该快闪 记忆体,而该输出入先入先出记忆体更耦接该先入 先出记忆体、该第一ECC运算单元以及该第二ECC运 算单元,该第一ECC运算单元及该第二ECC运算单元之 一者根据该输入资料产生一错误更正码,以供该直 接记忆体存取单元将该输入资料以及该错误更正 码一并写入该快闪记忆体中。 21.一种并列处理记忆体资料与错误更正码之USB随 身碟,包含: 一非挥发性记忆体; 一控制器,耦接该非挥发性记忆体,该控制器包含: 一唯读记忆体,预先烧录有一韧体; 一随机存取记忆体; 一微处理器,耦接该唯读记忆体、及该随机存取记 忆体; 一直接记忆体存取单元,耦接该微处理器,用以存 取该非挥发性记忆体; 一先入先出记忆体,耦接该直接记忆体存取单元, 用以暂存一资料; 一第一ECC运算单元,耦接该直接记忆体存取单元, 用以根据该资料以及一相关之第一错误更正码输 出一第一表徵; 一第二ECC运算单元,耦接该直接记忆体存取单元; 一错误更正单元,耦接该第一ECC运算单元、该第二 ECC运算单元及该先入先出记忆体; 一输出入先入先出记忆体,耦接该错误更正单元; 一序列介面引擎,耦接于该输出入先入先出记忆体 ;以及 一USB实体层电路,耦接于该序列介面引擎,用以传 收一符合USB规格之电气传输讯号, 其中当该错误更正单元根据该第一表徵更正该先 入先出记忆体之资料时,该控制器开始自该非挥发 性记忆体读取一另一资料,而该第二ECC运算单元根 据该另一资料以及一相关之第二错误更正码计算 一第二表徵。 22.如申请专利范围第21项所述之USB随身碟,其中该 非挥发性记忆体系为一快闪记忆体。 23.如申请专利范围第22项所述之USB随身碟,更包含 一电子可抹除可程式化唯读记忆体,耦接于该控制 器,用以储存一基本设定资料。 24.如申请专利范围第22项所述之USB随身碟,其中该 错误更正单元系自该第一表徵以及该第二表徵二 者中选择其一更正该先入先出记忆体之内容。 25.如申请专利范围第24项所述之USB随身碟,其中该 错误更正单元包含一互斥或闸,用以更正该先入先 出记忆体之一输出。 26.如申请专利范围第22项所述之USB随身碟,其中该 控制器可自一主机端接收一输入资料以写入该快 闪记忆体,而该输出入先入先出记忆体更耦接该先 入先出记忆体以及该第一ECC运算单元,该第一ECC运 算单元根据该输入资料产生一错误更正码,以供该 直接记忆体存取单元将该输入资料以及该错误更 正码一并写入该快闪记忆体中。 27.如申请专利范围第22项所述之USB随身碟,其中该 控制器可自一主机端接收一输入资料以写入该快 闪记忆体,而该输出入先入先出记忆体更耦接该先 入先出记忆体、该第一ECC运算单元以及该第二ECC 运算单元,该第一ECC运算单元及该第二ECC运算单元 之一者根据该输入资料产生一错误更正码,以供该 直接记忆体存取单元将该输入资料以及该错误更 正码一并写入该快闪记忆体中。 28.一种并列处理记忆体资料与错误更正码之USB控 制器,用以耦接一非挥发性记忆体,该USB控制器包 含: 一微处理器; 一唯读记忆体,耦接该微处理器,用以储存一韧体 供该微处理器运作; 一随机存取记忆体,耦接该微处理器; 一辅助控制电路,耦接该微处理器; 一直接记忆体存取单元,耦接该微处理器,用以存 取该非挥发性记忆体; 一第一先入先出记忆体,耦接该直接记忆体存取单 元,用以暂存一第一资料; 一第二先入先出记忆体,耦接该直接记忆体存取单 元,用以暂存一第二资料; 一第一ECC运算单元,耦接该直接记忆体存取单元以 及该辅助控制电路,用以根据该资料以及一相关之 第一错误更正码输出一第一表徵; 一第二ECC运算单元,耦接该直接记忆体存取单元以 及该辅助控制电路; 一错误更正单元,耦接该些ECC运算单元、该辅助控 制电路、及该些先入先出记忆体; 一序列介面引擎,耦接该错误更正单元;以及 一USB实体层电路,耦接该序列介面引擎,用以与一 主机端连接, 其中,当该错误更正单元根据该第一表徵更正该第 一资料时,该第二先入先出记忆体开始接收该第二 资料,而该第二ECC运算单元根据该第二资料以及一 相关之第二错误更正码计算一第二表徵。 29.如申请专利范围第28项所述之USB控制器,其中该 非挥发性记忆体系为一快闪记忆体。 30.如申请专利范围第28项所述之USB控制器,其中该 错误更正单元系自该第一表徵以及该第二表徵二 者中选择其一选择性地更正该些先入先出记忆体 之内容。 31.如申请专利范围第30项所述之USB控制器,其中该 错误更正单元包含一互斥或闸,用以更正该先入先 出记忆体之一输出。 32.一种并列处理记忆体资料与错误更正码之USB控 制器,用以耦接一非挥发性记忆体,该USB控制器包 含: 一微处理器; 一唯读记忆体,耦接该微处理器,用以储存一韧体 供该微处理器运作; 一随机存取记忆体,耦接该微处理器; 一辅助控制电路,耦接该微处理器; 一直接记忆体存取单元,耦接该微处理器,用以存 取该非挥发性记忆体; 一输出入先入先出记忆体,耦接该直接记忆体存取 单元,用以暂存一资料; 一第一ECC运算单元,耦接该直接记忆体存取单元以 及该辅助控制电路,用以根据该资料以及一相关之 第一错误更正码输出一第一表徵; 一第二ECC运算单元,耦接该直接记忆体存取单元以 及该辅助控制电路; 一错误更正单元,耦接该些ECC运算单元、该辅助控 制电路、及该输出入先入先出记忆体; 一序列介面引擎,耦接于该输出入先入先出记忆体 ;以及 一USB实体层电路,耦接该序列介面引擎,用以与一 主机端连接, 其中,当该错误更正单元根据该第一表徵更正该第 一资料时,该输出入先入先出记忆体可开始接收一 另一资料,而该第二ECC运算单元根据该另一资料以 及一相关之第二错误更正码计算一第二表徵,而该 更正后之第一资料亦被回存至该输出入先入先出 记忆体中。 33.如申请专利范围第32项所述之USB控制器,其中该 非挥发性记忆体系为一快闪记忆体。 34.如申请专利范围第32项所述之USB控制器,其中该 错误更正单元系自该第一表徵以及该第二表徵二 者中选择其一选择性地更正该些资料。 35.如申请专利范围第34项所述之USB控制器,其中该 错误更正单元包含一互斥或闸,用以更正该输出入 先入先出记忆体之一输出。 图式简单说明: 图一系显示习知快闪记忆体控制器之方块图; 图二显示相关于图一之运作波形; 图三显示根据本发明之快闪记忆体控制器之方块 图之一具体实施例; 图四显示图三中记忆页之格式; 图五显示以上图三具体实施例运作之时间轴分解 图; 图六显示应用本发明之随身碟之方块图之一具体 实施例; 图七显示应用本发明之随身碟之方块图之一另一 具体实施例;以及 图八显示应用本发明之随身碟之方块图之一另一 具体实施例。 |
