| 主权项 |
1.一种包含一用于拉升电晶体之闸极控制电路的电路,其中,拉升电晶体(MPU)之闸极端(G)被连接至闸极控制电路,拉升电晶体之源极端(S)被连接至电源电位(Vdd),拉升电晶体之汲极端(D)被连接至焊垫(PAD)节点,且拉升电晶体之基底(B)被连接至一N井,该电路之特征在于,当高电压讯号被施加时,该闸极控制电路系用来控制拉升电晶体之闸极偏压电压。2.如申请专利范围第1项之电路,其中,闸极控制电路包含:二n通道MOSFETs MN2及MN3,其中,电晶体MN2及MN3之闸极端(G)被连接至Vdd(电源),电晶体MN2之汲极端(D)被连接至拉升电晶体之闸极端(G),电晶体MN2之源极端(S)被连接至电晶体MN3之汲极端(D),电晶体MN3之源极端(S)被连接至接地电位(GND),并且电晶体MN2及MN3之基底(B)也被连接至GND;一p通道MOSFET MP1,其中,电晶体MP1之闸极端(G)被连接至Vdd,电晶体MP1之源极端(S)或汲极端(D)分别被连接至拉升电晶体之闸极端(G)或PAD节点,并且电晶体MP1之基底(B)被连接至一N井。3.如申请专利范围第1项之电路,其中:拉升电晶体之闸极端(G)被连接至VGC,拉升电晶体之源极端(S)被连接至Vdd,拉升电晶体之汲极端(D)被连接至PAD节点,且拉升电晶体之基底(B)被连接至N井。4.如申请专利范围第1项之电路,其中,闸极控制电路包含:二n通道MOSFETs MN4及MN5,以形成一组二极体连接,其中,电晶体MN5之闸极端(G)被连接至其汲极端(D),而电晶体MN5之汲极端(D)被连接至Vdd,电晶体MN4之闸极端(G)被连接至其汲极端(D),而电晶体MN4之汲极端(D)和电晶体MN5之源极端(S)相连接,然后再被连接至拉升电晶体之闸极端(G),电晶体MN4之源极端(S)被连接至GND,并且电晶体MN4及MN5之基底(B)也被连接至GND。5.如申请专利范围第1项之电路,其中,闸极控制电路包含:四n通道MOSFETs MN6, MN7, MN8,及MN9,以形成两组二极体连接,其中,电晶体MN6及MN7形成第一组二极体连接,且其中,电晶体MN7之闸极端(G)被连接至其汲极端(D),而电晶体MN7之汲极端(D)被连接至Vdd,电晶体MN6之闸极端(G)被连接至其汲极端(D),而电晶体MN6之汲极端(D)被连接至电晶体MN7之源极端(S);电晶体MN8及MN9形成第二组二极体连接,且其中,电晶体MN9之闸极端(G)被连接至其汲极端(D),电晶体MN8之闸极端(G)被连接至其汲极端(D),而电晶体MN8之汲极端(D)被连接至电晶体MN9之源极端(S),电晶体MN8之源极端(S)被连接至GND,且其中,电晶体MN6之源极端(S)和电晶体MN9之汲极端(D)相连接,然后再被连接至拉升电晶体之闸极端(G),并且电晶体MN6, MN7, MN8,及MN9之基底(B)一起被连接至GND。6.如申请专利范围第1项之电路,其中,闸极控制电路包括:二p通道MOSFETs MP2及MP3,以形成一组二极体连接,其中,电晶体MP3之闸极端(G)被连接至其汲极端(D),而电晶体MP3之源极端(S)被连接至Vdd,电晶体MP2之闸极端(G)被连接至其汲极端(D),而电晶体MP2之源极端(S)和电晶体MP3之汲极端(D)相连接,然后再被连接至拉升电晶体之闸极端(G),电晶体MP7之汲极端(D)被连接至GND,并且电晶体MP2及MP3之基底(B)也一起被连接至Vdd。7.如申请专利范围第1项之电路,其中,闸极控制电路包含:四p通道MOSFETs MP4, MP5, MP6,及MP7,以形成两组二极体连接,其中,电晶体MP4及MP5形成第一组二极体连接,且其中,电晶体MP5之闸极端(G)被连接至其汲极端(D),而电晶体MP5之源极端(S)被连接至Vdd,电晶体MP4之闸极端(G)被连接至其汲极端(D),而电晶体MP4之源极端(S)被连接至电晶体MP5之汲极端(D);电晶体MP6及MP7形成第二组二极体连接,且其中,电晶体MP7之闸极端(G)被连接至其汲极端(D),电晶体MP6之闸极端(G)被连接至其汲极端(D),而电晶体MP6之源极端(S)被连接至电晶体MP7之汲极端(D),电晶体MP6之汲极端(D)被连接至GND,且其中,电晶体MP4之汲极端(D)和电晶体MP7之源极端(S)相连接,然后再被连接至拉升电晶体之闸极端(G),并且电晶体MP4, MP5, MP6,及MP7之基底(B)一起被连接至Vdd。8.如申请专利范围第1项之电路,其中,闸极控制电路包含:二电阻器R1及R2,以形成一分压器,其中,电阻器R1的第一端被连接至Vdd,电阻器R1的第二端和电阻器R2的第一端相连接,然后再被连接至拉升电晶体之闸极端(G),并且电阻器R2的第二端被连接至GND。9.如申请专利范围第1项之电路,其中,闸极控制电路包含:两个二极体D1及D2,以形成一分压器,其中,第一二极体D1之阳极端被连接至Vdd,第一二极体D1之阴极端和第二二极体D2之阳极端相连接,然后再被连接至拉升PMOS电晶体之闸极端(G),并且第二二极体D2之阴极端被连接至GND。10.如申请专利范围第1项之电路,其中,闸极控制电路包含:4个二极体D3, D4, D5,及D6,以形成两组串级连接,其中,二极体D3及D4形成第一组串级连接,而二极体D5及D6形成第二组串级连接,且其中,第一组串级连接二极体之阳极端被连接至Vdd,第一组串级连接二极体之阴极端和第二组串级连接二极体之阳极端相连接,然后再被连接至拉升PMOS电晶体之闸极端(G),并且第二组串级连接二极体之阴极端被连接至GND。11.如申请专利范围第1项之电路,其中,闸极控制电路包括:一PMOS电晶体MP8和一NMOS电晶体MN10,以形成一组二极体连接,其中,PMOS电晶体MP8之闸极端(G)和NMOS电晶体MN10之闸极端(G)相连接,然后再连接至拉升PMOS电晶体之闸极端(G),PMOS电晶体MP8之源极端(S)和其基底(B)连接在一起,然后再连接至Vdd,PMOS电晶体MP8之汲极端(D)和NMOS电晶体MN10之汲极端(D)相连接,然后再连接至拉升PMOS电晶体之闸极端(G),并且NMOS电晶体MN10之源极端(S)和其基底(B)连接在一起,然后再连接至GND。12.如申请专利范围第1项之电路,其中,闸极控制电路包括:二PMOS电晶体MP9及MP10和二NMOS电晶体MN11及MN12,以形成两组串级连接,其中,PMOS电晶体MP9及MP10形成第一组串级连接,且其中,电晶体MP9及MP10之基底(B)和电晶体MP9之源极端(S)连接在一起,然后再连接至Vdd,电晶体MP9之闸极端(G)被连接至其汲极端(D),然后再和电晶体MP10之源极端(S)相连接;NMOS电晶体MN11及MN12形成第二组串级连接,且其中,电晶体MN11及MN12之基底(B)和电晶体MN11之源极端(S)连接在一起,然后再连接至GND,电晶体MN12之闸极端(G)被连接至其汲极端(D),然后再和电晶体MN11之源极端(S)相连接,且其中,第一组串级连接之电晶体MP10的闸极端(G)和第二组串级连接之电晶体MN11的闸极端(G)相连接,然后再连接至拉升PMOS电晶体之闸极端(G),第一组串级连接之电晶体MP10的汲极端(D)和第二组串级连接之电晶体MN11的汲极端(D)相连接,然后再连接至拉升PMOS电晶体之闸极端(G)。13.如申请专利范围第1项之电路,其中,闸极控制电路包括:一PMOS电晶体MP11和一NMOS电晶体MN13,以形成一反相器,其中,电晶体MP11及MN13之汲极端(D)被连接至拉升电阻器电晶体之闸极端(G),电晶体MP11及MN13之闸极端(G)被连接至Res_en,电晶体MP11之源极端(S)被连接至拉升电阻器电晶体之源极端(S),电晶体MN13之源极端(S)被连接至VGC,并且电晶体MN13之基底(B)被连接至GND。图式简单说明:第1图系示意显示一习知拉升电晶体电路之电路图。第2图系示意显示另一习知拉升电晶体电路之电路图。第3图系示意显示依据本发明之代表性电路的电路图。第4图系示意显示第3图之闸极控制电路其中一实施例的电路图。第5图系示意显示使用多级电源之依据本发明之另一代表性电路的电路图。第6图系显示依据本发明之闸极控制电路的示意电路图。第7图系显示依据本发明之另一闸极控制电路的示意电路图。第8图系显示依据本发明之另一闸极控制电路的示意电路图。第9图系显示依据本发明之另一闸极控制电路的示意电路图。第10图系显示依据本发明之另一闸极控制电路的示意电路图。第11图系显示依据本发明之另一闸极控制电路的示意电路图。第12图系显示依据本发明之另一闸极控制电路的示意电路图。第13图系显示依据本发明之另一闸极控制电路的示意电路图。第14图系显示依据本发明之另一闸极控制电路的示意电路图。第15图系显示依据本发明之另一闸极控制电路的示意电路图。 |
