| 发明名称 | 千兆以太网收发器接收通道中的数据对齐电路 | ||
| 摘要 | 本发明为一种千兆以太网收发器接收通道中的数据对齐电路。该电路模块由输入数据队列、判决器序列、n<SUB>0</SUB>发生器、猜想序列发生器、串并转换器、序列匹配器和输出多路选择器组成。其在系统中的连接方式之一，是接于数据通道的均衡器和Vilerbi译码器之间；连接方式之二，将模块分为控制部分和数据通路部分，控制部分接于均衡器之后，数据通路部分接于A/D转换器和均衡器之间。本发明可使接收通路中四对双绞线上的数据对齐，从而使后续的解码操作能够正确进行。 | ||
| 申请公布号 | CN1561009A | 申请公布日期 | 2005.01.05 |
| 申请号 | CN200410016672.8 | 申请日期 | 2004.03.02 |
| 申请人 | 复旦大学 | 发明人 | 任俊彦;叶凡;陈再敏;王雪静;刘爱林;吴新华;李宁 |
| 分类号 | H04B3/02 | 主分类号 | H04B3/02 |
| 代理机构 | 上海正旦专利代理有限公司 | 代理人 | 陆飞;盛志范 |
| 主权项 | 1、一种千兆以太网收发器接收通路中数据对齐电路，其特征在于由输入数据队列(201)、判决器(202)、(203)、(204)、(205)、n0发生器(206)、猜想序列发生器(207)、串并转换器(208)、序列匹配器(209)、(210)、(211)和输出多路选择器(212)、(213)、(214)经电路连接组成；该电路在千兆以太网接收系统中的位置为下述方案之一种：(1)该电路模块位于接收数据通道上的均衡器(105)和Vilerbi译码器(106)之间；(2)将该电路模块分成控制部分(102)和数据通路部分(103)，控制部分(102)由输入数据队列(201)、判决器(202)、(203)、(204)、(205)、n0发生器(206)、猜想序列发生器(207)、串并转换器(208)、序列匹配器(209)、(210)、(211)组成；数据通路部分(103)由输出多路选择器(212)、(213)、(214)和增加的输出数据队列(215)组成，控制部分紧接于均衡器(105)之后，数据通路部分位于A/D转换器(107)之间。 | ||
| 地址 | 200433上海市邯郸路220号 | ||