| 主权项 |
1.一种操作一周边元件介面桥接器之方法,系包含 以下步骤: 初始化用来重新导向之该桥接器之一间接介面上 之一第一装置; 在该桥接器之一主介面上接受一存取该第一装置 之组态操作;以及 重新导向该组态操作至该间接介面上之一第二装 置。 2.如申请专利范围第1项之方法,该第一装置为一重 绕装置(reroute device),该第二装置为一监控装置( monitoring device)。 3.如申请专利范围第2项之方法,该初始化步骤包含 设定对应于该第一装置之一组态暂存器内之一重 新导向位元(redirection bit)。 4.如申请专利范围第3项之方法,更包含当该桥接器 之电源开启或重置时,使用一捆紮接脚来设定该重 新导向位元之步骤。 5.如申请专利范围第1项之方法,该组态操作为一类 别1组态操作,且更包含当在该主介面上转换该类 别1组态操作至该间接介面上之一类别0组态操作 时,执行该重新导向步骤之步骤。 6.如申请专利范围第1项之方法,更包含以下步骤: 初始化对应于该第一装置之重新导向指标( redirection indicia); 在该桥接器之一主介面上接收一指向(address to)该 第一装置之类别1组态命令; 该重新导向步骤包含: 利用该第一装置在该间接滙流排之一位址阶段排 程启动(scheduled for activation),使得该间接介面转换 该类别1组态命令至一类别0组态命令; 利用该重新导向指标比对该第一装置之该排程启 动; 利用一第二装置在该间接滙流排位址阶段期间排 程启动,以改变该类别0组态命令,以回应该比对步 骤;以及 在该间接滙流排上执行该类别0组态命令。 7.如申请专利范围第6项之方法,更包含于该间接滙 流排上该类别0组态命令与放弃该间接滙流排上该 类别0组态命令之执行期间,回应该第二装置或未 接收到来自该第二装置回应之步骤。 8.如申请专利范围第6项之方法,还包含下列步骤: 监控在该主介面接收到并重新导向至该第二装置 之复数个组态命令;以及 利用执行源自该间接介面上之一处理器之复数个 组态命令,以同步执行在该主介面接收到来自一主 机中央处理器之复数个组态命令。 9.一种执行复数个私有装置之系统,包含: 一连接一主介面与一间接介面之桥接器;以及 一位于该桥接器上之重绕机制,系用来重绕指向该 间接介面上之一重绕装置之一装置选择命令,至该 间接介面上之一监控装置。 10.如申请专利范围第9项之系统,该桥接器更包含: 一位于该主介面上之主位址和资料滙流排; 一位于该间接介面上之间接位址和资料滙流排; 一缓冲器,用来缓冲在该主及间接位址及资料滙流 排上之复数个异动和资料; 一私有装置遮罩暂存器,用来识别该间接介面上之 复数个装置为该重绕装置; 一装置选择重绕电路,系回应位于该主位址和资料 滙流排上指向该重绕装置之一组态命令,且更回应 该私有装置遮罩暂存器,以定址该间接介面上之该 监控装置。 11.如申请专利范围第10项之系统,更包含一捆紮接 脚,用来在该桥接器启动或重置时,初始化该私有 装置遮罩暂存器。 12.如申请专利范围第10项之系统,更包含一位于该 间接介面上之一处理器,用来组态该重绕装置。 13.如申请专利范围第12项之系统,更包含一监控电 路,系回应送至该监控装置之复数个组态命令,利 用该间接介面上之该处理器之复数个组态操作,以 同步该主介面上之一主机中央处理器之复数个组 态操作。 14.一机械可读之程式储存装置,明自地包含一可被 一机器执行之复数个指令之程式,以执行操作桥接 器之方法步骤,该方法步骤包含: 初始化该桥接器之一间接介面上之一第一装置,以 重新导向; 在该桥接器之一主介面上接受一存取该第一装置 之一组态操作;以及 重新导向该组态操作至该间接介面上之一第二装 置。 15.如申请专利范围第14项之程式储存装置,该方法 步骤更包含下列步骤: 该初始化步骤更包含对应于桥接器之一间接介面 上之该第一装置之重新导向指标; 该接受步骤包含在该桥接器之一主介面上接收指 向该第一装置之一类别1组态命令; 该重新导向步骤更包含: 利用该第一装置在该间接滙流排之一位址阶段排 程启动,使得该间接介面转换该类别1组态命令至 一类别0组态命令; 利用该重新导向指标比对该第一装置之该排程启 动; 利用一第二装置在该间接滙流排位址阶段期间排 程启动,以改变该类别0组态命令,以回应该比对步 骤;以及 在该间接滙流排上执行该类别0组态命令。 16.如申请专利范围第15项之储存装置,该方法步骤 更包含于该间接滙流排上该类别0组态命令与放弃 该间接滙流排上该类别0组态命令之执行期间,回 应该第二装置或未接收到来自该第二装置回应之 步骤。 17.如申请专利范围第15项之储存装置,该方法步骤 更包含下列步骤: 监控在该主介面接收到并重新导向至该第二装置 之复数个组态命令;以及 利用执行源自该间接介面上之一处理器之复数个 组态命令,以同步执行在该主介面接收到来自一主 机中央处理器之复数个组态命令。 图式简单说明: 第一图揭示一包括PCI滙流排和桥接器之系统之高 阶方块图; 第二图揭示一桥接器之高阶方块图; 第三图揭示一说明装置遮罩暂存器内容之图示; 第四图揭示一逻辑图,用以说明本发明之一装置选 择重新绕路机制之示范性实施例之控制信号连结; 第五图揭示一逻辑流程图,用以说明本发明示范性 实施例之操作。 |
