| 主权项 |
1.一种操作非挥发性记忆胞的方法,其中该非挥发性记忆胞包括一字元线、一第一位元线以及一第二位元线,该方法包括:程式化该记忆胞,包括:供应一高正偏压至该第一位元线;供应一接地偏压至该第二位元线;以及供应一高负偏压至该字元线,其中该记忆胞包括一控制闸极、一源极区、一汲极区、一通道区定义于该源极区与该汲极区之间、一捕捉层被提供于该通道区上以及一介电层被提供于该捕捉层与该通道区之间,其中该控制闸极对应于该字元线、该源极区与该汲极区其中之一对应于该第一位元线以及该源极区与该汲极区其中之另一对应于该第二位元线,而且其中带正电荷的电洞经由该介电层穿隧至该捕捉层中。2.如申请专利范围第1项所述之操作非挥发性记忆胞的方法,其中该捕捉层捕捉从通道区穿隧而来的电洞并保留电洞。3.如申请专利范围第1项所述之操作非挥发性记忆胞的方法,其中电洞穿隧至邻近该第一位元线之部分该捕捉层。4.如申请专利范围第1项所述之操作非挥发性记忆胞的方法,更包括读取该记忆胞,包括:供应一第四偏压于该第一位元线上;供应一第五偏压于该第二位元线上;以及供应一第六偏压于该字元线上。5.如申请专利范围第4项所述之操作非挥发性记忆胞的方法,其中该第六偏压的电压値高于该第四偏压的电压値及该第五偏压的电压値。6.如申请专利范围第1项所述之操作非挥发性记忆胞的方法,更包括测量流经该记忆胞的一电流,以决定其状态。7.一种操作快闪记忆胞的方法,其中该快闪记忆胞包括一第一位元线、一第二位元线以及一字元线,该方法包括:抹除该记忆胞,包括:供应一第一偏压至该第一位元线;供应一第二偏压至该第二位元线;供应一第三偏压至该字元线,其中该记忆胞包括一源极、一汲极、一通道区定义于该源极与该汲极之间、一第一介电层形成于该通道区上、一捕捉层形成于该第一介电层上、一第二介电层形成于该捕捉层上以及一控制闸极形成于该第二介电层上,其中该控制闸极对应于该字元线、该源极与该汲极其中之一对应于该第一位元线以及该源极与该汲极其中之另一对应于该第二位元线,以及其中该第一、第二以及第三偏压系被选择以使电子经由该第一与第二介电层其中之一穿隧至该捕捉层中。8.如申请专利范围第7项所述之操作快闪记忆胞的方法,其中该捕捉层包括一氮化物。9.如申请专利范围第7项所述之操作快闪记忆胞的方法,其中该第一偏压与该二偏压具有一电压値高于该第三偏压的电压値。10.如申请专利范围第7项所述之操作快闪记忆胞的方法,其中该第一偏压与该二偏压都是高正电压,以及该第三偏压是一高负偏压。11.如申请专利范围第7项所述之操作快闪记忆胞的方法,更包括程式化该记忆胞,包括:供应一第四偏压于该第一位元线上;供应一第五偏压于该第二位元线上;供应一第六偏压于该字元线上,其中该第六偏压的电压値低于该第四及第五偏压的电压値。12.如申请专利范围第7项所述之操作快闪记忆胞的方法,更包括读取该记忆胞,包括:供应一第七偏压于该第一位元线上;供应一第八偏压于该第二位元线上;供应一第九偏压于该字元线上,其中该第九偏压的电压値高于该第七偏压的电压値及该第八偏压的电压値。13.一种记忆元件的操作方法,包括:提供一记忆阵列包括多数个记忆胞,其中该些记忆胞被多数个列与多数个行定义;提供多数个字元线,每一该些字元线对应于该些列其中之一,其中每一该些记忆胞对应于一字元线;提供多数个位元线,每一该些位元线对应于该些行其中之一,其中每一该些记忆胞对应于一第一位元线与一第二位元线;以及程式化该些记忆胞中之至少一记忆胞,包括:供应一第一偏压于被程式化的该至少一记忆胞的该第一位元线上;供应一第二偏压于被程式化的该至少一记忆胞的该第二位元线上;以及供应一第三偏压于被程式化的该至少一记忆胞的该字元线上,其中该第三偏压的电压値低于该第一及第二偏压的电压値。14.如申请专利范围第13项所述之记忆元件的操作方法,其中每一该些记忆胞包括一通道区定义于源极与汲极之间、一捕捉层被提供于该通道层上以及一介电层被提供于该捕捉层与该通道层之间,而且其中带正电荷的电洞经由该介电层穿隧至该捕捉层中。15.如申请专利范围第13项所述之记忆元件的操作方法,更包括读取该些记忆胞中之至少一记忆胞,包括:供应一第四偏压于被读取的该至少一记忆胞的该第一位元线上;供应一第五偏压于被读取的该至少一记忆胞的该第二位元线上;以及供应一第六偏压于被读取的该至少一记忆胞的该字元线上,其中该第六偏压的电压値高于该第四及第五偏压的电压値。16.如申请专利范围第13项所述之记忆元件的操作方法,其中该记忆阵列系一虚拟接地记忆阵列。17.如申请专利范围第13项所述之记忆元件的操作方法,更包括抹除该些记忆胞中之至少一记忆胞,包括:供应一第七偏压于被抹除的该至少一记忆胞的该第一位元线上;供应一第八偏压于被抹除的该至少一记忆胞的该第二位元线上;供应一第九偏压于被抹除的该至少一记忆胞的该字元线上,其中该第九偏压的电压値低于该第七及第八偏压的电压値。18.如申请专利范围第13项所述之记忆元件的操作方法,其中该记忆元件包括一基底,其中该些位元线系形成于该基底中的埋入扩散区,以及该些字元线包括形成于该基底上的接触条,以及其中在同一行的该些记忆胞共用至少一位元线,且在同一列的该些记忆胞共用至少一字元线。19.如申请专利范围第13项所述之记忆元件的操作方法,其中在连贯的该些行中的该些记忆胞被程式化于该捕捉层的交替侧边中。20.如申请专利范围第19项所述之记忆元件的操作方法,更包括读取该些记忆胞中之至少一记忆胞,其中读取该至少一记忆胞包括感测经过该位元线的一电流,该位元线即位于该至少一记忆胞如该程式化侧边的同一侧边上。21.如申请专利范围第13项所述之记忆元件的操作方法,其中在该记忆阵列中的所有该些记忆胞被程式化于该捕捉层的同一侧上。22.如申请专利范围第21项所述之记忆元件的操作方法,更包括读取该些记忆胞中之至少一记忆胞,其中读取该至少一记忆胞包括感测经过该位元线的一电流,该位元线系位于相对于该至少一记忆胞之该程式化侧边的该至少一记忆胞之一侧边上。图式简单说明:第1图是习知的快闪记忆阵列之电路图,且绘示出与习知的快闪记忆阵列有关系的漏电问题。第2图是本发明之一记忆胞的剖面示意图。第3图是本发明之一记忆阵列的一第一资料型样的电路图。第4图是本发明之一记忆阵列的一第二资料型样的电路图。 |
