| 主权项 |
1.一种输出入(I/O)电路,至少包含:一驱动电路,藉以将自内部电路的信号输出至输出入垫(I/O pad)和将外部信号输入至该输出入垫;一反或闸,具有一第一输入端及一第二输入端,该反或闸之输出端则连接至该驱动电路的一输入端;一静电感测电路,输出端连接至该第一输入端,用以感测静电放电事件,当发生静电放电事件时,将输出高位准电压至该反或闸;及一电压位准调变电路(Level shift CKT)电路,输出端连接至该第二输入端;因此,当发生静电放电事件时,不管该电压位准调变电路输出状态为何,都可藉由该反或闸关闭该驱动电路,而由该驱动电路所属基板之寄生双载子电晶体分散静电电流,并导向接地端。2.如申请专利范围第1项所述之输出入电路,更包含一静电防护电路。3.如申请专利范围第2项所述之输出入电路,其中上述之驱动电路及该静电防护电路的电晶体分别系由复数个互补式金氧半(CMOS)电晶体互相并联所构成,其中该反或闸之输出端系连接于该驱动电路互补式金氧半(CMOS)电晶体的输入端,而该静电防护电路之CMOS电晶体的nMOS电晶体的输入端接地,pMOS电晶体的输入端连接至一电源端。4.如申请专利范围第1项所述之输出入电路,其中上述之静电感测电路系由复数个二极体以p/n/p/n…p/n依序串接的二极体串所构成。5.如申请专利范围第4项所述之输出入电路,其中上述之二极体串的个数系依据认定静电事件的判定电压大小而设定其个数。6.如申请专利范围第1项所述之输出入电路,其中上述之静电感测电路输出端为该二极体串之一n端部,而该静电感测电路输入端为该二极体串之一p端部,该p端部连接至一电源端,而该n端部则输出至该反或闸之第一输入端。7.如申请专利范围第6项所述之输出入电路,更包含一闸极接地的nMOS电晶体,该nMOS电晶体之源极端接地,而汲极端则同时也连接至该二极体串的n端部。8.一种输出入(I/O)电路,至少包含:一驱动电路,藉以将自内部电路的信号输出至输出入垫(I/O pad)和将外部信号输入至该输出入垫;一静电防护电路,该静电防护电路用以防护静电;一反或闸,具有一第一输入端及一第二输入端,该反或闸之输出端则连接至该驱动电路的一输入端;一静电感测电路,输出端连接至该第一输入端,用以感测静电放电事件,当发生静电放电事件时,将输出高位准电压至该反或闸;及一电压位准调变(Level shift CKT)电路,输出端连接至该第二输入端;因此,当发生静电放电事件时,不管该电压位准调变电路输出状态为何,都可藉由该反或闸关闭该驱动电路,而由该驱动电路所属基板之寄生双载子电晶体分散静电电流,并导向接地端。9.如申请专利范围第8项所述之输出入电路,其中上述之驱动电路及该静电防护电路的电晶体分别系由复数个互补式金氧半(CMOS)电晶体互相并联所构成,其中该反或闸之输出端系连接于该驱动电路互补式金氧半(CMOS)电晶体的输入端,而该静电防护电路之CMOS电晶体的nMOS电晶体的输入端接地,pMOS电晶体的输入端连接至一电源端。10.如申请专利范围第9项所述之输出入电路,其中上述之静电感测电路系由复数个二极体以p/n/p/n…p/n依序串接的二极体串所构成。11.如申请专利范围第10项所述之输出入电路,其中上述之二极体串的个数系依据认定静电事件的判定电压大小而设定其个数。12.如申请专利范围第8项所述之输出入电路,其中上述之静电感测电路输出端为该二极体串之一n端部,而该静电感测电路输入端为该二极体串之一p端部,该p端部连接至一电源端,而该n端部则输出至该反或闸之第一输入端。13.如申请专利范围第12项所述之输出入电路,更包含一闸极接地的nMOS电晶体,该nMOS电晶体之源极端接地,而汲极端则同时也连接至该二极体串的n端部。14.如申请专利范围第8项所述之输出入电路,其中上述之静电感测电路系TTL(transistor-transistor-logic)电路构成之比较器。图式简单说明:图1为传统的前级驱动输出入电路示意图;图2为根据本发明技术,包含一静电感测电路(ESDSensing Circuit)的前级驱动输出入电路示意图;图3为根据本发明技术,包含静电感测电路之一较佳实施例的电路示意图;图4为根据本发明技术,包含电压位准调变电路(Level-Shift Circuit)之一设计例的电路示意图;图5为根据本发明技术,当OEN="0"且SGN="0"时模拟不同Vcc电压,I/O pad之输出和A点的电压关系图;以及图6为根据本发明技术,当OEN="0"而SGN="1"时模拟不同Vcc电压,I/O pad之输出和A点的电压关系图。 |
