| 主权项 |
1.一种具有分离式写入与读取通道之快闪记忆体, 包括: 一基底; 一浮接闸极层,位于该基底上方; 一控制闸极层,位于该浮接闸极上方; 一源极区,位于该基底中以及该浮接闸极之一第一 侧; 一隔离层,位于该基底中;以及 一第一与第二汲极区,位于该基底中以及该浮接闸 极之一第二侧,被该隔离层相互隔离; 其中,该浮接闸极层邻近该第一汲极区之宽度大于 该浮接闸极层邻近该第二汲极区之宽度,且该控制 闸极层邻近该第一汲极区之宽度小于该控制闸极 层邻近该第二汲极区之宽度。2.如申请专利范围 第1项所述之具有分离式写入与读取通道之快闪记 忆体,其中该基底系一P型基底。3.如申请专利范围 第1项所述之具有分离式写入与读取通道之快闪记 忆体,其中该浮接闸极层系多晶矽层。4.如申请专 利范围第1项所述之具有分离式写入与读取通道之 快闪记忆体,其中该控制闸极层系多晶矽层。5.如 申请专利范围第1项所述之具有分离式写入与读取 通道之快闪记忆体,其中该隔离层系浅沟隔离层( STI)。6.如申请专利范围第1项所述之具有分离式写 入与读取通道之快闪记忆体,其中更包括一绝缘层 ,位于该浮接闸极层与该基底之间。7.如申请专利 范围第1项所述之具有分离式写入与读取通道之快 闪记忆体,其中更包括一绝缘层,位于该控制闸极 层与该浮接闸极层之间。8.如申请专利范围第1项 所述之具有分离式写入与读取通道之快闪记忆体, 其中更包括复数接触插塞电性连接至该第一及第 二汲极区。9.如申请专利范围第1项所述之具有分 离式写入与读取通道之快闪记忆体,其中当对该快 闪记忆体进行写入时,一写入通道于该源极区与该 第一汲极区之间产生。10.如申请专利范围第1项所 述之具有分离式写入与读取通道之快闪记忆体,其 中当对该快闪记忆体进行读取时,一读取通道于该 源极区与该第二汲极区之间产生。11.一种具有分 离式写入与读取通道之快闪记忆体之制造方法,包 括以下步骤: 提供一基底; 于该基底上方形成一浮接闸极层; 于该浮接闸极上方形成一控制闸极层; 于该基底中以及该浮接闸极之一第一侧形成一源 极区; 于该基底中形成一隔离层;以及 于该基底中以及该浮接闸极之一第二侧形成被该 隔离层相互隔离之一第一与第二汲极区; 其中,该浮接闸极层邻近该第一汲极区之宽度大于 该浮接闸极层邻近该第二汲极区之宽度,且该控制 闸极层邻近该第一汲极区之宽度小于该控制闸极 层邻近该第二汲极区之宽度。12.如申请专利范围 第11项所述之具有分离式写入与读取通道之快闪 记忆体之制造方法,其中该基底系一P型基底。13. 如申请专利范围第11项所述之具有分离式写入与 读取通道之快闪记忆体之制造方法,其中该浮接闸 极层系多晶矽层。14.如申请专利范围第11项所述 之具有分离式写入与读取通道之快闪记忆体之制 造方法,其中该控制闸极层系多晶矽层。15.如申请 专利范围第11项所述之具有分离式写入与读取通 道之快闪记忆体之制造方法,其中该隔离层系浅沟 隔离层(STI)。16.如申请专利范围第11项所述之具有 分离式写入与读取通道之快闪记忆体之制造方法, 其中更包括以下步骤: 于该浮接闸极层与该基底之间形成一绝缘层。17. 如申请专利范围第11项所述之具有分离式写入与 读取通道之快闪记忆体之制造方法,其中更包括以 下步骤: 于该控制闸极层与该浮接闸极层之间形成一绝缘 层。18.如申请专利范围第11项所述之具有分离式 写入与读取通道之快闪记忆体之制造方法,其中更 包括以下步骤: 形成复数接触插塞电性连接至该第一及第二汲极 区。19.如申请专利范围第11项所述之具有分离式 写入与读取通道之快闪记忆体之制造方法,其中当 对该快闪记忆体进行写入时,一写入通道于该源极 区与该第一汲极区之间产生。20.如申请专利范围 第11项所述之具有分离式写入与读取通道之快闪 记忆体之制造方法,其中当对该快闪记忆体进行读 取时,一读取通道于该源极区与该第二汲极区之间 产生。21.一种具有分离式写入与读取通道之快闪 记忆体,包括: 一基底; 一第一导电层,位于该基底上方; 一第二导电层,位于该第一导电层上方; 一第一掺杂区,位于该基底中以及该第一导电层之 一第一侧; 一绝缘层,位于该基底中;以及 一第二与第三掺杂区,位于该基底中以及该第一导 电层之一第二侧,被该绝缘层相互隔离; 其中,该第一导电层邻近该第二掺杂区之宽度大于 该第一导电层邻近该第三掺杂区之宽度,且该第二 导电层邻近该第二掺杂区之宽度小于该第二导电 层邻近该第三掺杂区之宽度。22.如申请专利范围 第21项所述之具有分离式写入与读取通道之快闪 记忆体,其中该基底系一P型基底。23.如申请专利 范围第21项所述之具有分离式写入与读取通道之 快闪记忆体,其中该第一及第二导电层系多晶矽层 。24.如申请专利范围第21项所述之具有分离式写 入与读取通道之快闪记忆体,其中该绝缘层系浅沟 隔离层(STI)。25.如申请专利范围第21项所述之具有 分离式写入与读取通道之快闪记忆体,其中更包括 一第二绝缘层,位于该第一导电层与该基底之间。 26.如申请专利范围第21项所述之具有分离式写入 与读取通道之快闪记忆体,其中更包括一第二绝缘 层,位于该第二导电层与该第一导电层之间。27.如 申请专利范围第21项所述之具有分离式写入与读 取通道之快闪记忆体,其中更包括复数接触插塞电 性连接至该第二及第三掺杂区。28.如申请专利范 围第21项所述之具有分离式写入与读取通道之快 闪记忆体,其中当对该快闪记忆体进行写入时,一 写入通道于该第一掺杂区与该第二掺杂区之间产 生。29.如申请专利范围第21项所述之具有分离式 写入与读取通道之快闪记忆体,其中当对该快闪记 忆体进行读取时,一读取通道于该第一掺杂区与该 第三掺杂区之间产生。图式简单说明: 第1图显示了传统快闪记忆体之结构; 第2A图显示了第一种传统具有分离式写入与读取 通道之快闪记忆体结构; 第2B图显示了第2A图中沿线XX'之剖面图; 第2C图显示了第2A图中沿线YY'之剖面图; 第3A图显示了本发明一实施例中具有分离式写入 与读取通道之快闪记忆体制造方法中之第一步骤; 第3B图显示了第3A图中沿线XX'之剖面图; 第3C图显示了第3A图中沿线YY'之剖面图; 第4A图显示了本发明一实施例中具有分离式写入 与读取通道之快闪记忆体制造方法中之第二步骤; 第4B图显示了第4A图中沿线XX'之剖面图; 第4C图显示了第4A图中沿线YY'之剖面图; 第5A图显示了本发明一实施例中具有分离式写入 与读取通道之快闪记忆体制造方法中之第三步骤; 第5B图显示了第5A图中沿线XX'之剖面图; 第5C图显示了第5A图中沿线YY'之剖面图; 第6A图显示了本发明一实施例中具有分离式写入 与读取通道之快闪记忆体制造方法中之第四步骤; 第6B图显示了第6A图中沿线XX'之剖面图; 第6C图显示了第6A图中沿线YY'之剖面图。 |
