发明名称 半导体装置、半导体封装体、以及半导体装置之测试方法
摘要 一种半导体装置(11)被设计来帮助测试,叠置的第一与第二半导体晶片(13,14)每个包含复数个内部端(23-25,27-30)、一外部端(22,27)、及复数个电晶体(31-34)。复数条接线(15)串联连接该第一及第二半导体晶片的该等内部端、该等电晶体、及该等外部端。
申请公布号 TW586209 申请公布日期 2004.05.01
申请号 TW092101272 申请日期 2003.01.21
申请人 富士通股份有限公司 发明人 田中裕幸;伊藤由人;关山昭则
分类号 H01L23/52;H01L21/66 主分类号 H01L23/52
代理机构 代理人 恽轶群 台北市松山区南京东路三段二四八号七楼;陈文郎 台北市松山区南京东路三段二四八号七楼
主权项 1.一种半导体装置,包含有: 复数个半导体晶片,其藉由复数条接线互相连接, 该等半导体晶片的每一个包含连接至该等复数条 接线的复数个内部端、一第一外部端、及一第二 外部端,并且该等复数个内部端包含一相邻该第一 外部端的第一内部端、及一相邻该第二外部端的 第二内部端; 一中间开关元件,其连接在该等复数个内部端之间 以至于该等复数条接线与该等内部端被串联连接; 一第一端开关元件,其连接在该第一内部端与该第 一外部端之间;及 一第二端开关元件,其连接在该第二内部端与该第 二外部端之间。2.如申请专利范围第1项所述之半 导体装置,其中该等复数个半导体晶片包含一第一 半导体晶片及一第二半导体晶片,该第一端开关元 件被安排在该第一半导体晶片上、并且该第二端 开关元件被安排在该第二半导体晶片上,而且该等 半导体晶片的每一个包含一控制外部端为了接收 一用以启动与不启动该中间开关及该相关端开关 元件的信号。3.一种半导体装置,其包含至少两个 半导体晶片,每一个具有复数个内部端藉由复数条 接线与该两个半导体晶片的该等内部端互相连接, 该等半导体晶片的每一个包含: 至少一个多余端; 一测试电路,用以侦测是否有一引起一连接裂缝的 内部端并用以产生复数个测试信号,每一个对应该 等复数个内部端之一;及 一切换电路单元,用以将包含引起一连接裂缝之该 内部端的第一组的复数个内部端切换至不包含引 起一连接裂缝之该内部端与该至少一个多余端的 第二组的复数个内部端。4.如申请专利范围第3项 所述之半导体装置,其中该等半导体晶片的每一个 更包含复数个与该复数个内部端相关联的输入/输 出端,并且该切换电路单元包含: 复数个开关电路,每一个被连接至一相关的输入/ 输出端并被连接至从该复数个内部端与该至少一 个多余端所选择的两个端; 复数个决定结果保持电路,每一个被连接至一相关 的开关电路,其中该等决定结果保持电路每一个保 持该对应的测试信号并且每一个以一具有一根据 该对应测试信号之准位的输出信号提供给该相关 开关电路,并且其中每个开关电路依照该输出信号 选择性将该相关的输入/输出端连接至该相关的两 个端之一。5.如申请专利范围第4项所述之半导体 装置,其中该等复数个决定结果保持电路的每一个 包含一保险丝并且当与引起一连接裂缝之内部端 相关的决定结果保持电路之保险丝被切断时输出 一具有一预定准位的输出信号。6.一种半导体装 置,包含至少两个半导体晶片,每一个具有复数个 内部端,该等半导体晶片的每一个包含: 至少一个多余端; 一测试电路,用以侦测是否有一引起一连接裂缝的 内部端并用以产生复数个测试信号,每一个对应该 等复数个内部端之一;及 一切换电路单元,用以将包含引起一连接裂缝之该 内部端的第一组的复数个内部端切换至该至少一 个多余端。7.如申请专利范围第6项所述之半导体 装置,其中该等半导体晶片的每一个包含复数个与 该复数个输入端相关联的输入/输出端,并且该切 换电路单元包含: 复数个开关电路,每一个被连接至一相关的输入/ 输出端并被连接至从该复数个内部端与该至少一 个多余端所选择的两个端; 复数个决定电路,每一个被连接至一相关的输入/ 输出端以便依照该对应的测试信号产生一切换信 号用以将该相关的内部端切换至该多余端,其中每 个开关电路依照该对应的测试信号选择性将该相 关的输入/输出端连接至该相关的两个端之一。8. 一种半导体装置,包含有: 两个半导体晶片,每一个具有复数个内部端、一第 一外部端、及一第二外部端,该等复数个内部端包 含一相邻该第一外部端的第一内部端、及一相邻 藉由复数条接线与该两个半导体晶片的该等内部 端互相连接之该第二外部端的第二内部端,每个半 导体晶片包含: 至少一个多余端; 一测试电路,用以侦测是否有一引起一连接裂缝的 内部端并用以产生复数个测试信号,每一个对应该 等复数个内部端之一;及 一切换电路单元,用以将包含引起一连接裂缝之该 内部端的第一组的复数个内部端切换至不包含引 起一连接裂缝之该内部端与该至少一个多余端的 第二组的复数个内部端; 一中间开关元件,其连接在该等复数个内部端之间 以至于该等复数条接线与该等内部端被串联连接; 一第一端开关元件,其连接在该第一内部端与该第 一外部端之间;及 一第二端开关元件,其连接在该第二内部端与该第 二外部端之间。9.一种半导体装置,包含有: 至少两个半导体晶片,每一个具有复数个内部端、 一第一外部端、及一第二外部端,该等复数个内部 端包含一相邻该第一外部端的第一内部端、及一 相邻藉由复数条接线与该两个半导体晶片的该等 内部端互相连接之该第二外部端的第二内部端,每 个半导体晶片包含: 至少一个多余端; 一测试电路,用以侦测是否有一引起一连接裂缝的 内部端并用以产生复数个测试信号,每一个对应该 等复数个内部端之一;及 一切换电路单元,用以将包含引起一连接裂缝之该 内部端的第一组的复数个内部端切换至该至少一 个多余端; 一中间开关元件,其连接在该等复数个内部端之间 以至于该等复数条接线与该等内部端被串联连接; 一第一端开关元件,其连接在该第一内部端与该第 一外部端之间;及 一第二端开关元件,其连接在该第二内部端与该第 二外部端之间。10.一种半导体封装体,包含一半导 体装置,该半导体装置包含: 复数个半导体晶片,其藉由复数条接线彼此连接加 上该等半导体晶片的每一个包含连接至该等复数 条接线的复数个内部端; 一中间开关元件,其连接在该等复数个内部端之间 以至于该等复数条接线与该等内部端被串联连接; 一第一端开关元件,其连接在该第一内部端与该第 一外部端之间;及 一第二端开开元件,其连接在该第二内部端与该第 二外部端之间。11.一种半导体封装体,包含有一包 含至少两个半导体晶片之半导体装置,每个半导体 晶片包含: 复数个内部端,藉由复数条接线与该两个半导体晶 片的该等内部端互相连接; 至少一个多余端; 一测试电路,用以侦测是否有一引起一连接裂缝的 内部端并用以产生复数个测试信号,每一个对应该 等复数个内部端之一;及 一切换电路单元,用以将包含引起一连接裂缝之该 内部端的第一组的复数个内部端切换至不包含引 起一连接裂缝之该内部端与该至少一个多余端的 第二组的复数个内部端。12.一种用以测试一半导 体装置的方法,其中该半导体装置包含复数个藉由 复数条接线互相连接的半导体晶片,每个半导体晶 片包含一外部端及复数个连接至该复数条接线的 内部端,该方法包含步骤有: 将该等接线与该等内部端串联连接; 连接一在该第一内部端与该第一外部端之间的第 一端开关元件;及 测试在该第一外部端与该第二外部端之间的传导 。13.如申请专利范围第12项所述之方法,更包含步 骤有: 侦测一引起在该两个半导体晶片之间的一连接裂 缝的内部端;及 将包含引起一连接裂缝之该内部端的第一组的复 数个内部端切换至不包含引起一连接裂缝之该内 部端与该至少一个多余端的第二组的复数个内部 端。14.如申请专利范围第12项所述之方法,更包含 步骤有: 侦测一引起在该两个半导体晶片之间的一连接裂 缝的内部端;及 当侦测引起一连接裂缝之该内部端时,将引起一连 接裂缝之该内部端切换至该至少一个多余端。15. 一种半导体装置,包含有: 复数个包含一第一半导体晶片与一第二半导体晶 片之半导体晶片,该第一半导体晶片包含复数个第 一内部端与一外部端,并且该第二半导体晶片包含 复数个第二内部端及一外部端; 复数条接线,其连接该等第一内部端与该等第二内 部端;及 复数个开关元件,安排在该等第一与第二半导体晶 片的每一个以连接该等第一内部端、该第二内部 端、及串联在该两个外部端间的该等接线。16.如 申请专利范围第15项所述之半导体装置,其中该等 复数个开关元件包含一连接在该等内部端之间的 中间开关元件、及一连接在该外部端与该等内部 端之间的一端开关元件。17.如申请专利范围第16 项所述之半导体装置,其中该等第一与第二半导体 晶片的每一个包含一控制端用以控制该中间开关 元件与该端开关元件的启动与不启动。18.一种半 导体装置,包含有: 一第一半导体晶片; 一第二半导体晶片,藉由复数条接线连接至该第一 半导体晶片,其中该等第一与第二半导体晶片的每 一个包含:复数个输入/输出端; 复数个内部端,每一个与该复数个输入/输出端相 关; 至少一个多余端,其中该至少一个多余端与该等内 部端被连接至该等接线,并且该第一半导体晶片之 多余端的数量是相同于该第二半导体晶片之多余 端的数量; 一测试电路,用以从该复数个内部端侦测引起一连 接裂缝的一内部端;及 一切换电路单元,用以将该等输入/输出端连接至 不包含引起一连接裂缝之该内部端的该等内部端 并且当侦测到引起一连接裂缝之该内部端时连接 至该至少一个多余端。19.如申请专利范围第18项 所述之半导体装置,其中该第一半导体晶片是叠置 在该第二半导体晶片上。图式简单说明: 第1图是一根据本发明一第一实施例的一MCP之概要 图; 第2图是一侦测一连接裂缝之电路的概要图; 第3图是一矫正一连接裂缝之电路的概要图; 第4图是一决定结果保持电路之概要图; 第5图是本发明另一实施例中一决定结果保持电路 之概要图;及 第6图是本发明一第二实施例中矫正一裂缝之电路 的概要图。
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