快闪记忆体之记忆胞结构及其制造方法

摘要

本发明揭示一种快闪记忆体之记忆胞结构及其制造方法，用以增加源极到浮置闸的耦合率。其特征步骤系：等向性去除部分绝缘间隙壁而露出部分浮置闸，以及形成顺应的一介电层于露出的浮置闸与浮置闸绝缘层上。根据本发明，由于顺应的介电层延伸至浮置闸上，所以增加了源极到浮置闸的耦合率(coupling raio ofsource to floating gate)，因而提升了快闪记忆体之写入与抹除之效率。伍、(一)、本案代表图为：第9图(二)、本案代表图之元件代表符号简单说明：200~半导体基底； 210~第一闸极绝缘层；310'~绝缘间隙壁； 420'~介电层；520~源极； 610~接触插塞；620~氧化层； 710~浮置闸；810~第二闸极绝缘层； 820~控制闸910~汲极； 920~通道。

主权项

1.一种快闪记忆体之记忆胞的制造方法,包括下列步骤:提供一基底;依序形成一第一闸极绝缘层与一第一导体层于该基底上;形成具有一第一开口的一缓冲层于部分该第一导体层上,其中该第一开口系露出部分该第一导体层;形成一绝缘间隙壁于该第一开口之侧壁上,且覆盖部分该第一导体层;以该绝缘间隙壁为遮蔽罩幕,去除位在该第一开口底下之该第一导体层;等向性地去除部分该绝缘间隙壁而露出部分该第一导体层;形成顺应的一介电层于露出的该第一导体层、该第一闸极绝缘层与部分该基底上;去除位在该第一开口底下之部分该介电层与部分该第一闸极绝缘层,而露出部分该基底;形成一第一掺杂区于位在该第一开口内之该基底中;形成一接触插塞于该第一开口内,该接触插塞电性连接该第一掺杂区;形成一氧化层于该接触插塞顶部表面;以该氧化层与该绝缘间隙壁为遮蔽罩幕,去除该缓冲层与部分该第一导体层,因而定义出一浮置闸与一第二开口;形成顺应的一第二闸极绝缘层于该第二开口表面上;形成一控制闸于位在该绝缘间隙壁与该浮置闸侧壁的该第二闸极绝缘层上;以及形成一第二掺杂区于位在该第二开口内之该基底中。2.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中形成该控制闸之步骤包括:形成顺应的一第二等体层覆盖该基底;部分回蚀该第二导体层,因而定义出该控制闸于位在该绝缘间隙壁与该浮置闸侧壁的该第二闸极绝缘层上。3.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中该基底系一半导体基底。4.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中该第一闸极绝缘层系SiO2层。5.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中该第一导体层系多晶矽层。6.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中该缓冲层系SiN层。7.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中该绝缘间隙壁系TEOS氧化层。8.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中该介电层系ONO层。9.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中该接触插塞系多晶矽层。10.如申请专利范围第1项所述之快闪记忆体之记忆胞的制造方法,其中该第二闸极绝缘层系SiO2层。11.如申请专利范围第2项所述之快闪记忆体之记忆胞的制造方法,其中该第二导体层系多晶矽层。12.一种快闪记忆体之记忆胞的制造方法,包括下列步骤:提供一基底;依序形成一第一闸极绝缘层与一第一导体层于该基底上;形成具有一第一开口的一缓冲层于部分该第一导体层上,其中该第一开口系露出部分该第一导体层;去除部分该第一导体层,且使得位在该第一开口内的该第一导体层两侧呈一斜度状;形成一绝缘间隙壁于该第一开口之侧壁上,且覆盖部分该第一导体层;以该绝缘间隙壁为遮蔽罩幕,去除位在该第一开口底下之该第一导体层;等向性地去除部分该绝缘间隙壁而露出具有一长度之部分该第一导体层;形成顺应的一介电层于露出的该第一导体层与部分该第一闸极绝缘层上;形成一顺应的多晶矽层于该介电层上;进行一非等向性的部分回蚀制程,去除部分该多晶矽层、部分该介电层与部分该第一闸极绝缘层,而形成剩余的该多晶矽层与剩余的该介电层于该绝缘间隙壁侧壁上且位于上述露出的第一导体层与部分该第一闸极绝缘层上方,并使该第一开口内露出部分该基底;形成一第一掺杂区于位在该第一开口内之该基底中;形成一接触插塞于该第一开口内,该接触插塞电性连接该第一掺杂区;形成一氧化层于该接触插塞顶部表面;以该氧化层与该绝缘间隙壁为遮蔽罩幕,去除该缓冲层与部分该第一导体层,因而定义出一浮置闸与一第二开口;形成顺应的一第二闸极绝缘层于该第二开口表面上;形成一控制闸于位在该绝缘间隙壁与该浮置闸侧壁的该第二闸极绝缘层上;以及形成一第二掺杂区于位在该第二开口内之该基底中。13.如申请专利范围第12项所述之快闪记忆体之记忆胞的制造方法,其中形成该控制闸之步骤包括:形成顺应的一第二导体层覆盖该基底;部分回蚀该第二导体层,因而定义出该控制闸于位在该绝缘间隙壁与该浮置闸侧壁的该第二闸极绝缘层上。14.如申请专利范围第12项所述之快闪记忆体之记忆胞的制造方法,其中该基底系一半导体基底。15.如申请专利范围第12项所述之快闪记忆体之记忆胞的制造方法,其中该第一闸极绝缘层系SiO2层。16.如申请专利范围第12项所述之快闪记忆体之记忆胞的制造方法,其中该第一导体层系多晶矽层。17.如申请专利范围第12项所述之快闪记忆体之记忆胞的制造方法,其中该缓冲层系SiN层。18.如申请专利范围第12项所述之快闪记忆体之记忆胞的制造方法,其中该绝缘间隙壁系TEOS氧化层。19.如申请专利范围第12项所述之快闪记忆体之记忆胞的制造方法,其中该介电层系ONO层。20.如申请专利范围第12项所述之快闪记忆体之记忆胞的制造方法,其中该接触插塞系多晶矽层。21.如申请专利范围第12项所述之快闪记忆体之记忆胞的制造方法,其中该第二闸极绝缘层系SiO2层。22.如申请专利范围第13项所述之快闪记忆体之记忆胞的制造方法,其中该第二导体层系多晶矽层。23.如申请专利范围第12项所述之快闪记忆体之记忆胞的制造方法,其中使得位在该第一开口内的该第一导体层两侧呈一斜度状之方法,系等向性地部分蚀刻该第一导体层。24.一种快闪记忆体之记忆胞结构,包括:一基底,具有一源极、一汲极以及一通道位于该源极与该汲极之间;一浮置闸,形成于部分该通道上方,其中该浮置闸与该基底系绝缘隔离;一控制闸,形成于部分该通道上方,其中该控制闸与该基底系绝缘隔离,且该控制闸与该浮置闸系绝缘隔离;一绝缘间隙壁,形成于该控制闸侧壁,且覆盖部分该浮置闸;以及一顺应的介电层,形成于部分该第一闸极绝缘层上、未被该绝缘间隙壁覆盖之该浮置闸上与部分绝缘间隙壁上。25.如申请专利范围第24项所述之快闪记忆体之记忆胞结构,其中该基底系一半导体基底。26.如申请专利范围第24项所述之快闪记忆体之记忆胞结构,其中该绝缘间隙壁系TEOS氧化层。27.如申请专利范围第24项所述之快闪记忆体之记忆胞结构,其中该介电层系ONO层。28.如申请专利范围第24项所述之快闪记忆体之记忆胞结构,其中该介电层的厚度范围系100~300埃。图式简单说明:第1图系习知之快闪记忆胞结构的剖面示意图;以及第2至9图系本发明实施例之快闪记忆体之记忆胞的的制程剖面示意图。