| 主权项 |
1.一种用于功率调节之半导体装置,包括:多个MOSFET胞,包括:(a)形成于半导体区的上部内之第一导电率型的源极区,(b)形成于该半导体区的中间部份内的第二导电率型之本体区,(c)形成于该半导体区的下部内之第一导电率型的汲极区,及(d)设置成相邻于该源极区、该本体区、及该汲极区之闸极区;及多个萧特基二极体胞,配置于沟槽网路内,包括与该半导体区的下部以萧特基整流接触之导体部份;其中,该多个MOSFET胞的至少一闸极区延着该沟槽网路的侧壁设置,相邻于至少一萧特基二极体胞。2.如申请专利范围第1项之装置,其中该闸极区包括相邻于二氧化矽区之经过掺杂的多晶矽区。3.如申请专利范围第1项之装置,其中该第一导电率型是n型导电率及该第二导电率型是p型导电率。4.如申请专利范围第1项之装置,其中该半导体区是矽区。5.如申请专利范围第4项之装置,其中该半导体区是磊晶矽区。6.如申请专利范围第4项之装置,其中该导体包括钛钨、铂金属矽化物、铝及铝合金。7.如申请专利范围第3项之装置,又包括重度掺杂的接点区用于接触本体区。8.如申请专利范围第3项之装置,又包括p型区,位于萧特基二极体之下方及接触萧特基二极体的周边。9.如申请专利范围第1项之装置,其中至少一该MOSFET胞为八角形。10.一种用于功率调节之半导体装置,包括:第一导电率型的半导体基底;配置于该基底上的半导体磊晶层;沟槽网路,从该磊晶层的上表面延伸至该磊晶区及在该装置内形成平台;多个MOSFET胞,包括:(a)配置于该平台之一内的该第一导电率型的源极区,(b)配置于该平台之一内的第二导电率型之本体区,该本体区与该源极区形成接面,(c)至少部份地配置于该一平台内的第一导电率型的汲极区,该汲极区与该本体区形成接面;及(d)闸极区,位于该沟槽网路内以致于其相邻于该源极区、该本体区及该汲极区,该闸极区包括(i)绝缘区,与该沟槽网路的至少一部份并列及(ii)导电区,在相邻于该绝缘区之该沟槽网路内,该导电区藉由该绝缘区与该源极、本体及汲极区相分离;及多个萧特基二极体胞,形成于该沟槽网路的底部之上,萧特基二极体胞包括导体部份,该导体部份与该磊晶层以萧特基障壁整流接触,其中,该MOSFET胞的至少一些闸极区延着该沟槽网路的侧壁设置,相邻于至少一些该萧特基二极体的该导体部份。11.如申请专利范围第10项之装置,其中该导体与该源极区及该本体区形成欧姆接点。12.如申请专利范围第11项之装置,其中该导体包括钛钨、铂金属矽化物、铝及铝合金之一或更多。13.如申请专利范围第10项之装置,其中该闸极区包括经过掺杂的多晶矽区,相邻于二氧化矽区。14.如申请专利范围第10项之装置,其中该第一导电率型是n型导电率及该第二导电率型是p型导电率。15.如申请专利范围第10项之装置,其中该半导体是矽。16.如申请专利范围第10项之装置,其中至少一些该MOSFET胞及至少一些该萧特基二极体胞系以选自线内正方形几何形状、偏移正方形几何形状、及六角形几何形状之几何规划配置。17.如申请专利范围第10项之装置,其中至少一些该MOSFET系八角形胞。18.如申请专利范围第10项之装置,其中至少一些该MOSFET胞及至少一些该萧特基二极体胞系以包括交错的第一及第二胞列的几何形状配置,其中该第一胞列的胞在面积上大于该第二胞列的胞,及其中该第一胞列的该胞是八角形胞。19.如申请专利范围第18项之装置,其中该一第胞列的该胞为正规八角形。20.如申请专利范围第18项之装置,其中该MOSFET胞位于该第一胞列内及该萧特基二极体胞位于该第二胞列内。21.如申请专利范围第18项之装置,其中该第二胞列的该胞系八角形胞或正方形胞。22.如申请专利范围第14项之装置,又包括重度掺杂的接点区,用于接触本体区。23.如申请专利范围第14项之装置,又包括p型区,在萧特基二极体之下方及接触萧特基二极体的周边。24.一种用于功率调节之半导体装置,包括萧特基二极体胞及MOSFET胞,其中该萧特基二极体胞位于沟槽网路的底部,及其中该MOSFET胞的某些闸极区设置在该沟槽网路的侧壁上。25.一种形成用于功率调节之半导体装置的方法,包括:形成多个萧特基二极体胞;及形成多个MOSFET胞,其中,该萧特基二极体胞位于沟槽网路的底部,其中该MOSFET胞的闸极区包括导电区及绝缘区,其中某些该闸极区设在该沟槽网路的侧壁上,及其中无须掩罩层之助即可形成该闸极区的导电区。26.如申请专利范围第25项之方法,其中,在各向异性蚀刻处理中,蚀刻经过掺杂的多晶矽层,以形成该闸极导体。27.一种提供用于功率调节之半导体装置设计之方法,该用于功率调节之半导体装置包括多个萧特基二极体胞及多个MOSFET胞,该方法包括:移除沟槽MOSFET装置设计内的一或更多源极/本体平台;及在被移除的平台先前所在之处,设置一或更多萧特基二极体胞。图式简单说明:图1系显示习知技艺的垂直功率MOSFET之剖面视图。图2系显示习知技艺的沟槽功率之剖面视图。图3系习知技艺中所知的与萧特基二极体平行的功率MOSFET之电路图。图4A-4E系上视图,显示可配合本发明之合并的MOSFET及萧特基二极体结构使用的五种胞几何形状。图5系根据本发明的实施例之合并的MOSFET及萧特基二极体结构之剖面视图。图5中的视图系类似于延着图4A中的线5-5或图4C中的线5-5取得。图6A-6F系显示根据本明的实施例用于形成类似于图4中所示的装置之制程。图7系合并的MOSFET及萧特基二极体结构之剖面,其包含深p+区以用于本体区之低电阻接点及围绕萧特基二极体的周边。图8系上视图,显示可以配合本发明的合并的MOSFET及萧特基二极体结构使用之一胞几何形状。图9A-9D系上视图,显示可配合本发明之合并的MOSFET及萧特基二极体结构使用之不同的胞几何形状。图10系上视图,显示可以配合本发明之合并的MOSFET及萧持基二极体结构使用之另一胞几何形状。 |
