| 主权项 |
1.一种具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,包括:一半导体基底,该半导体基底具有一沟槽;一源极导电层,位于该沟槽底部;一绝缘层,形成于该沟槽底部之该源极导电层上方;一闸极介电层,形成于该沟槽之侧壁;一导电间隙壁,覆盖于该沟槽侧壁上之该闸极介电层上,用以作为浮动闸极;一闸极层间介电层,覆盖于该导电间隙壁上;及一控制闸极导电层,填满于该沟槽。2.如申请专利范围第1项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元。3.如申请专利范围第1项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该源极导电层为多晶矽层或磊晶矽层。4.如申请专利范围第3项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该源极导电层掺有砷离子。5.如申请专利范围第1项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该源极导电层为共用源极。6.如申请专利范围第1项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该绝缘层为氧化矽层。7.如申请专利范围第1项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该闸极介电层为闸极氧化层。8.如申请专利范围第1项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该导电间隙壁顶部具有一尖角状构造。9.如申请专利范围第1项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该导电间隙壁为多晶矽层或磊晶矽层。10.如申请专利范围第1项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该闸极层间介电层为闸极氧化层。11.如申请专利范围第1项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该第二导电层为多晶矽层或磊晶矽层。12.如申请专利范围第1项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中更包括一源极区,该源极区为砷离子植入区,形成于该绝缘层外侧之该半导体基底。13.如申请专利范围第1项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中更包括一汲极区,该汲极区为砷离子植入区,形成于该导电间隙壁顶部位置外侧之该半导体基底。14.如申请专利范围第1项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该沟槽底部更包括一隔离氧化层,用以隔离该源极导电层与该半导体基底。15.一种具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,包括:一半导体基底,该半导体基底具有一沟槽,该沟槽底部具有一隔离层;一源极导电层,位于该沟槽底部,与该半导体基底之间以该隔离层分隔;一绝缘层,形成于该沟槽底部之该源极导电层上方,用以分离该源极导电层及形成于该绝缘层上方之构造;一闸极介电层,形成于该沟槽之侧壁;一导电间隙壁,覆盖于该沟槽侧壁上之该闸极介电层上,用以作为浮动闸极;一源极区,形成于该绝缘层外侧之半导体基底,与该源极导电层及导电间隙壁电性连接;一汲极区,形成于该导电间隙壁之顶部位置外侧之半导体基底;一闸极层间介电层,覆盖于该导电间隙壁上;及一控制闸极导电层,填满于该沟槽。16.如申请专利范围第15项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该源极导电层为多晶矽层或磊晶矽层。17.如申请专利范围第15项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该源极导电层掺有砷离子。18.如申请专利范围第l5项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该绝缘层为氧化矽层。19.如申请专利范围第15项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该闸极介电层为闸极氧化层。20.如申请专利范围第15项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该导电间隙壁顶部具有一尖角状构造。21.如申请专利范围第15项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该导电间隙壁为多晶矽层或磊晶矽层。22.如申请专利范围第15项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该导电间隙壁为浮动闸极。23.如申请专利范围第15项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该源极区为砷离子植入区。24.如申请专利范围第15项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该汲极区为砷离子植入区。25.如申请专利范围第15项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该闸极层间介电层为闸极氧化层。26.如申请专利范围第15项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该控制闸极导电层为多晶矽层或磊晶矽层。27.如申请专利范围第15项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元,其中该隔离层为氧化层。28.一种具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元的制造方法,包括下列步骤:提供一半导体基底,该半导体基底形成有一沟槽;于该沟槽底部顺应性形成一隔离层;于该沟槽底部形成一源极导电层,该源极导电层与该半导体基底之间由该隔离层所隔离;于该沟槽底部侧壁及该源极导电层上方顺应性形成一掺杂绝缘层;加热该掺杂绝缘层,以使掺质驱入该沟槽底部之侧壁之该半导体基底以形成一源极区,同时,该掺质驱入该源极导电层以形成一共同源极区,其中,该源极区与该共同源极区连接;移除该掺杂绝缘层;于该源极导电层上形成一绝缘层,该绝缘层用以分隔该源极导电层与形成于该绝缘层上方之构造;依序于该沟槽之侧壁形成一闸极介电层及一导电间隙壁,该导电间隙壁覆盖于该闸极介电层上,且该导电间隙壁顶部具有一尖角状构造,其中该导电间隙壁用以作为浮动闸极;对该导电间隙壁顶部进行掺质植入步骤,以在该导电间隙壁顶部外侧之该半导体基底形成一汲极区;于该导电间隙壁上形成一闸极层间介电层,该闸极层间介电层覆盖于该导电间隙壁上;及于该沟槽填满一控制闸极导电层。29.如申请专利范围第28项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元的制造方法,其中该源极导电层为多晶矽层或磊晶矽层。30.如申请专利范围第28项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元的制造方法,其中该绝缘层为氧化矽层。31.如申请专利范围第28项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元的制造方法,其中该闸极介电层为闸极氧化层。32.如申请专利范围第28项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元的制造方法,其中该导电间隙壁为多晶矽层或磊晶矽层。33.如申请专利范围第28项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元的制造方法,其中该掺质为砷离子。34.如申请专利范围第28项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元的制造方法,其中该闸极层间介电层为闸极氧化层。35.如申请专利范围第28项所述之具有尖角状浮动闸极之沟槽型堆叠闸极式记忆单元的制造方法,其中该控制闸极导电层为多晶矽层或磊晶矽层。图式简单说明:第1a-1c图系显示习知之堆叠闸极快闪记忆装置之结构示意图。第2a-2i图系显示本发明之形成具有尖角状浮动闸极之示意图。第2j图系显示利用本发明所形成之具有尖角状浮动闸极之沟槽型堆叠闸极式快闪记忆单元。第3图系显示具有本发明之具有尖角状浮动闸极之沟槽型堆叠闸极式快闪记忆单元结构之上视图。 |
