| 主权项 |
1.一种半导体记忆装置,包含: 复数之字元线,配置于一列方向上; 复数之位元线,配置于一行方向上; 复数之记忆单元,设置于该复数条位元线与该复数 条字元线之复数之交叉处,每一记忆单元系连接至 该复数条字元线中之一条与该复数条位元线中之 一条; 复数之选择电路,耦合至该复数条字元线以选择该 复数之记忆单元;以及 复数之读出电路,连接至该复数条位元线以从该选 择的复数之记忆单元读出资料,其中 在连接至该复数条字元线中之相同一条的一群记 忆单元中,远离该复数之选择电路之复数之远端记 忆单元之电流驱动性能系设定成高于靠近该复数 之选择电路之近端记忆单元之电流驱动性能。2. 如申请专利范围第1项之半导体记忆装置,其中: 每一远端记忆单元包括复数之绝缘闸极场效电晶 体(IGFET),其闸极宽度比在该复数之近端记忆单元 中之对应的复数之IGFET更大。3.如申请专利范围第 1项之半导体记忆装置,其中: 每一远端记忆单元包括复数之绝缘闸极场效电晶 体(IGFET),其闸极长度比在该复数之近端记忆单元 中之对应的复数之IGFET更短。4.如申请专利范围第 1项之半导体记忆装置,其中: 每一远端记忆单元包括复数之绝缘闸极场效电晶 体(IGFET),其通道区域所植入的杂质之杂质浓度不 同于在该复数之近端记忆单元中之对应的复数之 IGFET。5.如申请专利范围第4项之半导体记忆装置, 其中: 该杂质包括硼,且在该复数之远端记忆单元中之该 复数之IGFET中之该杂质浓度比在该复数之近端记 忆单元中之对应的复数之IGFET更低。6.如申请专利 范围第4项之半导体记忆装置,其中: 该杂质包括磷,且在该复数之远端记忆单元中之该 复数之IGFET之该杂质浓度比在该复数之近端记忆 单元中之该对应的复数之IGFET更高。7.如申请专利 范围第1项之半导体记忆装置,更包括: 一记忆单元阵列区域,其中包括有该复数之记忆单 元;以及 一连接调整区域,设于该记忆单元阵列区域与该复 数之选择电路间,该连接调整区域系使在每一选择 电路中之复数条配线连接于在该记忆单元阵列区 域中之复数条配线,在依据该复数之记忆单元之一 间距而调整该复数条配线之位置之后。8.一种半 导体记忆装置,包含: 复数之字元线,配置于一列方向上; 复数之位元线,配置于一行方向上; 复数之记忆单元,设置于该复数条位元线与该复数 条字元线之复数之交叉处,每一记忆单元系连接至 该复数条字元线中之一条与该复数条位元线中之 一条; 复数之选择电路,耦合至该复数条字元线以选择该 复数之记忆单元;以及 读出电路,连接至该复数条位元线以从该选择的复 数之记忆单元读出资料,其中 在连接至该复数条位元线中之相同一条的一群记 忆单元中,远离该复数之读出电路之复数之远端记 忆单元之电流驱动性能系设定成高于靠近该复数 之读出电路之该复数之近端记忆单元之电流驱动 性能。9.如申请专利范围第8项之半导体记忆装置, 其中: 每一远端记忆单元包括复数之绝缘闸极场效电晶 体(IGFET),其闸极宽度比在该复数之近端记忆单元 中之对应的复数之IGFET更大。10.如申请专利范围 第8项之半导体记忆装置,其中: 每一远端记忆单元包括复数之绝缘闸极场效电晶 体(IGFET),其闸极长度比在该复数之近端记忆单元 中之对应的复数之IGFET更短。11.如申请专利范围 第8项之半导体记忆装置,其中: 每一远端记忆单元包括复数之绝缘闸极场效电晶 体(IGFET),其通道区域所植入的杂质之杂质浓度不 同于在该复数之近端记忆单元中之对应的复数之 IGFET。12.如申请专利范围第11项之半导体记忆装置 ,其中: 该杂质包括硼,且在该复数之远端记忆单元中之该 复数之IGFET中之该杂质浓度比在该复数之近端记 忆单元中之对应的复数之IGFET更低。13.如申请专 利范围第11项之半导体记忆装置,其中: 该杂质包括磷,且在该复数之远端记忆单元中之该 复数之IGFET之该杂质浓度比在该复数之近端记忆 单元中之该对应的复数之IGFET更高。14.如申请专 利范围第8项之半导体记忆装置,更包括: 一连接调整区域,设于该记忆单元阵列区域与该复 数之读出电路间,该连接调整区域系使在每一读出 电路中之复数条配线连接于在该记忆单元阵列区 域中之复数条配线,在依据该复数之记忆单元之一 间距而调整该复数条配线之位置之后。15.一种半 导体记忆装置,包含: 一输出电路,耦合以从复数之记忆单元阵列区域接 收资料; 该复数之记忆单元阵列区域包括相对于该输出电 路的一近端记忆单元阵列区域与一远端记忆单元 阵列区域; 该近端记忆单元阵列区域包括复数之近端记忆单 元且该远端记忆单元阵列区域包括复数之远端记 忆单元,其中 该复数之远端记忆单元之电流驱动性能系设定成 高于该复数之近端记忆单元之电流驱动性能。16. 如申请专利范围第15项之半导体记忆装置,其中: 该复数之远端记忆单元中之每一个中在一位元线 方向上的一间距系大于该复数之近端记忆单元中 之每一个中在一位元线方向上的该间距。17.如申 请专利范围第15项之半导体记忆装置,其中: 该复数之远端记忆单元中之每一个中在一字元线 方向上的一间距系大于该复数之近端记忆单元中 之每一个中在一字元线方向上的该间距。18.如申 请专利范围第15项之半导体记忆装置,其中: 该复数之远端记忆单元中之每一个包括复数之绝 缘闸极场效电晶体(IGFET),其闸极宽度比在该复数 之近端记忆单元中之每一个之对应的复数之IGFET 更大。19.如申请专利范围第15项之半导体记忆装 置,其中: 该半导体记忆装置系一静态随机存取记忆器。20. 如申请专利范围第15项之半导体记忆装置,其中: 该复数之远端记忆单元中之每一个包括复数之绝 缘闸极场效电晶体(IGFET),其通道区域所植入的杂 质之杂质浓度不同于在该复数之近端记忆单元中 之每一个之对应的复数之IGFET。图式简单说明: 图1系依据实施例之半导体记忆装置之平面图。 图2系依据实施例之记忆单元之电路示意图。 图3显示依据实施例之半导体记忆装置之光罩影像 之平面图。 图4系依据实施例之图3之近端记忆单元之光罩图 案影像平面图。 图5显示当习知的记忆单元设在记忆单元阵列区域 中之远端与近端记忆单元时,当电位差V设于位 元线对上时操作时序差异t之时序图。 图6系依据实施例之图3之远端记忆单元之光罩图 案影像之平面图。 图7显示当依据实施例之记忆单元设在记忆单元阵 列区域中之近端与远端记忆单元时,当电位差V 设于位元线对上时操作时序之时序图。 图8(a)系半导体记忆装置之平面图,显示因记忆单 元在列方向上的尺寸不匹配所造成的阶梯差异。 图8(b)系半导体记忆装置之平面图,显示因记忆单 元在行方向上的尺寸不匹配所造成的阶梯差异。 图9显示依据实施例之图3中放大的圆圈区域P之详 细平面图。 图10显示依据实施例之图3中放大的圆圈区域Q之详 细平面图。 图11系用以比较依据实施例之近端记忆单元与远 端记忆单元之平面图。 图12(a)与12(b)显示依据实施例发生于半导体记忆装 置中之位元线分割之平面图。 图13显示依据实施例之记忆单元阵列之构造之区 块示意图。 图14显示相较于习知的方式,当选择具有增加驱动 强度之远端记忆单元时位元线之信号波形。 图15(a)至15(c)显示依据实施例控制忆单元性能之记 忆单元阵列区域之示意图。 图16显示依据实施例当从如图15(a)所示的记忆单元 阵列区域选择记忆单元时位元线之信号波形。 图17系依据实施例之半导体记忆装置之区块示意 图,显示用以选择关于选择电路区域之近端记忆单 元与远端记忆单元之电流路径。 图18系图17之远端记忆单元11B之光罩图案影像之平 面图。 图19(a)与19(b)系依据实施例之光罩图案影像之平面 图,显示IGFET之闸极宽度之增加方法。 图20显示依据实施例之半导体记忆装置之光罩影 像之平面图。 图21显示依据实施例之图20中放大的圆圈区域F之 平面图。 图22显示依据实施例之图20中放大的圆圈区域G之 平面图。 图23(a)系依据实施例之包括记忆单元阵列区域的 记忆装置,包括具有依据记忆单元阵列区域与选择 电路区域间之距离而增加驱动强度的记忆单元。 图23(b)系依据实施例之包括记忆单元阵列区域的 半导体记忆装置,包括具有依据记忆单元阵列区域 与选择电路区域间之距离而增加驱动强度的记忆 单元。 图24系依据实施例由超大型积体电路所组成的半 导体记忆装置之平面图。 图25系依据实施例由超大型积体电路所组成的半 导体记忆装置之平面图。 图26系依据实施例之半导体记忆装置之平面图。 图27显示依据实施例如何分割图26之记忆单元阵列 区域、选择电路区域、与读出电路区域之平面图 。 图28显示依据实施例之杂质植入量与阀値电压间 之关联。 图29系依据实施例之半导体记忆装置之平面图。 图30系习知的半导体记忆装置之电路示意图。 图31系习知的记忆单元区块之电路示意图。 图32(a)系习知的记忆单元区块之电路示意图,显示 电流路径。 图32(b)显示当选择近端记忆单元时位元线之电位 波形之波形图。 图32(c)显示当选择远端记忆单元时位元线之电位 波形之波形图。 图33(a)与33(b)显示用以分割位元线之习知方式之电 路示意图。 图34系习知的半导体记忆装置之电路示意图。 |
