| 主权项 |
1.一种半导体记忆装置,其包含有:具备 行列状排列之复数记忆单元; 复数感测放大器,系对应着上述记忆单元行而配置 ,并在活化时检测所对应行之记忆单元资料且放大 ; 行选择控制电路,系依照测试动作模式指示信号, 将行选择指示信号维持于活化状态,且在上述测试 动作模式指示信号之非活化时的通常动作模式时, 依照行存取指示信号,以单触发脉冲形态产生上述 行选择指示信号; 行选择电路,系响应着上述行选择指示信号,将对 应着选择行而配置的感测放大器,连接于内部资料 滙流排; 写入电路,系依照写入指示信号而驱动上述内部资 料滙流排;以及 写入控制电路,系在上述测试动作模式指示信号活 化时,将上述写入指示信号维持于非活化状态。2. 如申请专利范围第1项之半导体记忆装置,其中, 上述复数记忆单元,系分别被分割为具有复数记忆 单元的复数行块; 上述资料滙流排,包括对应着上述各行块而配置的 复数内部资料线配对; 上述行选择控制电路,系在上述测试动作模式指示 信号活化时,于上述复数行块的2以上指定数量行 块中,依选择行之方式产生上述行选择信号,且在 上述测试动作模式指示信号非活化时,依照上述行 选择信号,于较上述测试动作模式时更少数量的行 块中,以选择行之方式产生上述行选择信号。3.如 申请专利范围第1项之半导体记忆装置,其中,上述 行选择控制电路系在上述测试动作模式指示信号 活化时,同时选择复数行,并以将选择行连接于上 述内部资料滙流排之方式,产生上述行选择信号。 4.一种半导体记忆装置,其包含有:具备 行列状排列之复数记忆单元; 内部资料滙流排,系与上述复数记忆单元之选择记 忆单元进行资料的授受; 写入电路,系响应着写入指示信号而驱动上述内部 资料滙流排; 写入控制电路,系依照测试动作模式指示信号,将 上述写入指示信号维持于活化状态,且在上述测试 动作模式指示信号非活化时,响应着写入动作模式 指示信号,以单触发脉冲信号之形态将上述写入指 示信号予以活化; 复数感测放大器,系对应着上述记忆单元行而配置 ,在活化时检测从所对应行中读出之记忆单元的资 料并放大; 行选择电路,系对应着上述复数感测放大器而配置 ,并依照行选择信号将对应着选择行而配置之感测 放大器,耦合于内部资料滙流排;以及 行选择控制电路,系依照上述测试动作模式指示信 号,将上述行选择信号维持于非活化状态。5.如申 请专利范围第4项之半导体记忆装置,其中, 上述复数记忆单元,系分别被分割为具有复数记忆 单元的复数行块; 上述资料滙流排,包括对应着上述各行块而配置的 复数内部资料线配对; 上述写入电路,包括对应着上述各内部资料线而配 置的复数写入驱动器; 上述写入控制电路,系在上述测试动作模式指示信 号活化时,于较上述测试动作模式指示信号非活化 时更多的行块中,将上述写入驱动器予以活化。6. 一种半导体记忆装置,其包含有:具备 行列状排列之复数记忆单元; 内部资料滙流排,系与上述复数记忆单元之选择记 忆单元进行资料的授受; 电压设定电路,系依照测试动作模式指示信号而选 择性活化,并于活化时,将上述内部资料滙流排保 持于指定电压位准;以及 电压保持电路,系在上述测试动作模式指示信号非 活化时,将指示上述选择记忆单元之选择的存取指 示信号非活化时令上述内部资料滙流排保持于指 定电压位准。7.如申请专利范围第6项之半导体记 忆装置,其中, 上述复数记忆单元,系分割为复数列块; 上述内部资料滙流排,具备共用化配置在上述复数 列块中的总体资料线配对。8.如申请专利范围第6 项之半导体记忆装置,其中,更具备于上述测试动 作模式指定信号活化时,禁止记忆单元之行选择动 作的行选择控制电路。9.如申请专利范围第6项之 半导体记忆装置,其中, 上述内部资料滙流排,具备传输互补资料的资料线 配对, 上述电压保持电路,系在活化时,将上述互补资料 线配对的资料线设定于逻辑位准互异的电压位准 。10.如申请专利范围第6项之半导体记忆装置,其 中, 上述复数记忆单元,系被分割为复数副块,而朝列 方向排列配置的副块系构成列块,且,朝行方向排 列配置的副块系构成行块, 上述内部资料滙流排,包括对应上述副块而配置的 复数区域资料线配对;以及对应上述行块而配置的 总体资料线配对; 上述半导体记忆装置,更具备 块选择电路,用以连接上述区域资料线配对及上述 总体资料线配对;以及 块选择控制电路,系响应上述测试动作模式指示信 号,并以列块单位将上述区域资料线配对与上述总 体资料线配对予以连接之方式,产生块选择信号, 并供给上述块选择电路。11.如申请专利范围第10 项之半导体记忆装置,其中, 上述电压设定电路,包括对应着上述总体资料线配 对而配置的复数电压设定元件,并在上述测试动作 模式指示信号活化时,将上述复数总体资料线配对 同时设定于互补逻辑位准的电压位准。图式简单 说明: 图1为显示本发明实施形态1之半导体记忆装置的 整体构造的概略图。 图2为显示本发明实施形态1之半导体记忆装置的 重要部分之构造的概略图。 图3为显示图2所示侧视模式检测电路之构造的概 略图。 图4为显示图3所示电路动作的时序图。 图5为显示图2所示测试重设检测电路构造之一例 的概略图。 图6为显示图5所示电路动作的时序图。 图7为显示图2所示主行系控制电路构造之一例的 概略图。 图8为显示图7所示电路动作的时序图。 图9为显示本发明实施形态1之感测电源控制部构 造之一例的概略图。 图10为显示图2所示区域行系控制电路构造之一例 的概略图。 图11为显示图2所示行控制电路重要部分的构造的 概略图。 图12为显示图10所示电路动作的时序图。 图13为显示本发明实施形态1中,内部资料线关联部 分的构造的概略图。 图14为显示本发明实施形态1之变化例的构造图。 图15为显示本发明实施形态1之变化例2之构造的概 略图。 图16为显示图15所示电路动作的时序图。 图17为显示本发明实施形态2之主行系控制电路构 造之一例图。 图18为显示本发明实施形态2之区域行系控制电路 构造之一例的概略图。 图19为显示本发明实施形态2之资料输出入电路重 要部分之构造的概略图。 图20为显示从图17至图19所示电路之动作的时序图 。 图21为显示本发明实施形态3之半导体记忆装置重 要部分之构造的概略图。 图22为显示图21所示电压设定电路构造一例的概略 图。 图23为显示图22所示电压设定电路的动作时序图。 图24为显示图22所示产生电压设定信号之部分构造 的一例的概略图。 图25为显示本发明实施形态3之主行系控制电路构 造的一例图。 图26为显示习知半导体记忆装置之重要部分之构 造的概略图。 图27为显示习知半导体记忆装置之关联内部资料 线部分的构造图。 图28为显示图27所示电路动作的时序图。 |
