| 主权项 |
1.一种序列式数据系统之预取架构,包括:一主控制器,依一时脉讯号进行操作;一主控制器滙流排,该主控制器透过该主控制器滙流排发出一指令以取得一资料;一预取电路,连接至该主控制器滙流排以提供该资料;以及一序列式记忆体,将该资料透过一序列式滙流排提供至该预取电路。2.如申请专利范围第1项所述之序列式数据系统之预取架构,其中该主控制器为16位元控制器。3.如申请专利范围第1项所述之序列式数据系统之预取架构,其中该主控制器为8位元控制器。4.如申请专利范围第1项所述之序列式数据系统之预取架构,其中该序列式滙流排为I2C滙流排、序列式周边界面滙流排与LPC滙流排其中之一。5.如申请专利范围第1项所述之序列式数据系统之预取架构,其中该预取电路包括:一缓冲记忆体,储存由该序列式记忆体传来之该资料;以及一控制电路,根据该指令以控制该序列式记忆体将该资料提供至该缓冲记忆体,并控制该缓冲记忆体将所储存之资料提供至该主控制器。6.如申请专利范围第1项所述之序列式数据系统之预取架构,更包括一时脉控制机制,该时脉控制机制于该主控制器所需之该资料不存在于该缓冲记忆体之中时,暂停将该时脉讯号提供至该主控制器,并于该资料被存入至该缓冲记忆体中后继续将该时脉讯号提供至该主控制器。7.如申请专利范围第1项所述之序列式数据系统之预取架构,其中该预取电路更包括一传输控制线,该传输控制线于该缓冲记忆体之空间使用完毕时暂停该序列式记忆体之资料传输,并于该缓冲记忆体有可用之空间时继续该序列式记忆体之资料传输。8.一种序列式数据系统之预取架构操作方法,适用于一预取电路透过一序列式滙流排自一序列式记忆体取得资料,并经由一主控制器滙流排将资料传送给一主控制器,其中,该序列式滙流排与该主控制器滙流排使用不同的通讯协定,该序列式数据系统之预取架构操作方法包括下列步骤:a、该主控制器发出一资料位址値;b、至该预取电路中寻找该资料位址値所对应之资料;c、由该预取电路判断该资料位址値所对应之资料是否已存在该预取电路中;d、承步骤c,若该资料位址値所对应之资料已存在该预取电路中,则该预取电路将该资料位址値所对应的资料经该主控制器滙流排传回该主控制器,并跳至步骤g;e、送出该资料位址値至该序列式记忆体;f、复制该资料位址値所对应之资料至该预取电路;以及g、继续从该序列式记忆体复制该主控制器可能用到的资料至该预取电路中。9.如申请专利范围第8项所述之序列式数据系统之预取架构操作方法,其中该预取电路更包括一缓冲记忆体,储存由该序列式记忆体传来之该资料。10.如申请专利范围第8项所述之序列式数据系统之预取架构操作方法,其中,若该资料位址値所对应之资料不存在该预取电路中,则暂停将时脉讯号提供至该主控制器,并于该资料位址値之资料被存入至该缓冲记忆体中后继续将时脉讯号提供至该主控制器。11.如申请专利范围第8项所述之序列式数据系统之预取架构操作方法,其中该预取电路更包括一传输控制线,该传输控制线于该缓冲记忆体之空间使用完毕时暂停该序列式记忆体之资料传输,并于该缓冲记忆体有可用之空间时继续该序列式记忆体之资料传输。12.如申请专利范围第8项所述之序列式数据系统之预取架构操作方法,其中该序列式记忆体之读取方式为输入一起始位址后即循序输出该资料。13.如申请专利范围第8项所述之序列式数据系统之预取架构操作方法,其中该序列式记忆体输出一个单位资料之时间小于该主控制器滙流排从输出一位址到收到该位址所对应之一个单位资料之时间。图式简单说明:第1A图绘示习知之一种缩放引擎与主控制器以序列界面连接之电路方块图;第1B图绘示习知之一种缩放引擎内含主控制器,外挂平行界面之快闪记忆体之电路方块图;第2图绘示本发明之实施例之一种缩放引擎内建预取电路,外挂序列式快闪记忆体之电路方块图;第3图绘示本发明之实施例之一种序列式数据系统之预取架构示意方块图;以及第4图绘示本发明之实施例之一种序列式数据系统之预取架构操作方法流程图。 |
