| 主权项 |
1.一种半导体记忆装置,其系具备:资料位元宽度,系可择一设定为第1位元宽度或大于前述第1位元宽度之第2位元宽度者;第1位元宽度之第1资料端子,系使用于前述第1位元宽度之模式及前述第2位元宽度之模式双方者;及具备前述第1位元宽度之第1主资料线(1),系对应于前述第1资料端子而布置者;前述第1主资料线和前述第1资料端子之对应关系,系与前述第1位元宽度模式及前述第2位元宽度模式时相同者,更具备:第2资料端子,系于前述第1位元宽度模式时不使用者,前述第2资料端子所具有之位元宽度,系相当于前述第1位元宽度和第2位元宽度之差者;更具备:第2主资料线(2),系对应于前述第2资料端子而布置,且其位元宽度系与前述第2资料端子之位元宽度相等者。2.如申请专利范围第1项之半导体记忆装置,其中,更具备:压缩电路,系于测试模式时,前述第1位元宽度模式中使前述第1主资料线之资料压缩成指定数之位元,分别从前述第1资料端子所预先规定之前述指定数之资料端子输出压缩资料位元,且于前述第2位元宽度模式时,使前述第1及第2主资料线之资料压缩成前述指定数之位元,从前述预先规定指定数之前述第1资料端子输出者。3.如申请专利范围第2项之半导体记忆装置,其中,更具备:前述第2位元宽度之总体资料线,系对应于前述第1及第2主资料而布置,且分别对应于前述第1及第2端子而布置者;前述压缩电路,更具备:复数之第1压缩电路,系各自于前述第1及第2位元宽度模式时,对应于前述第1主资料线之预先规定数而布置,活化时,使对应主资料线之资料压缩成1位元资料,输出该压缩资料于预先规定之总体资料线者;复数之第2压缩电路,系各自对应于前述第2主资料线之前述预先规定数而布置,活化时,使对应第2主资料线之资料压缩而使该压缩资料输出于预先分布之总体资料线者;前述第1及第2压缩电路,系针对互不相同之总体资料线输出对应之压缩资料者;第3压缩电路,系各自对应于前述总体资料线之前述第1及第2压缩电路所结合之总体资料线之指定总体资料线而布置,在第2位元宽度模式时,使前述第1及第2压缩电路之输出资料再压缩而输出于预先规定之资料端子者;前述预先规定之资料端子,系使用于前述第1及第2位元宽度模式双方之资料端子者。4.如申请专利范围第2项之半导体记忆装置,其中,前述压缩电路于前述测试模式之前述第2位元宽度模式中,系分别使前述第1主资料线和前述第2主资料线所对应之资料线压缩者。5.如申请专利范围第2项之半导体记忆装置,其中,前述压缩电路于前述第2位元宽度模式之测试中,具备:第1压缩电路,系用以压缩前述第1主资料线之资料者;第2压缩电路,系用以压缩前述第2主资料线之资料者;第3压缩电路,系针对前述第1及第2压缩电路对应之压缩电路之输出资料再加以压缩,将显示该压缩结果之资料输出于前述预先规定之指定数第1资料端子上者;前述指定数第1资料端子上,在前述第1位元宽度模式时,分别输出前述第1压缩电路之压缩结果者。6.如申请专利范围第5项之半导体记忆装置,其中,前述第1压缩电路,系各自对应于前述第1主资料线之指定数主资料线而布置,且具备复数之第1副压缩电路,系使对应之第1主资料线之资料压缩成1位元资料者;前述第2压缩电路,系各自对应于前述第2主资料线之指定数第2主资料线而布置,且具备复数之第2副压缩电路,系使对应之第2主资料线之资料压缩成1位元资料者;前述第3压缩电路,系对应于前述第1及第2副压缩电路所预先规定之组而分别布置,且具备复数之第3副压缩电路,系于前述第2位元宽度模式时,各自使对应之第1及第2副压缩电路之输出资料压缩成1位元资料,分别在前述预先规定之指定数第1资料端子上输出显示该压缩结果之资料者。7.如申请专利范围第1项之半导体记忆装置,其中,更具备:写入电路,系于测试模式时,针对前述第1及第2主资料线之指定资料线使来自外部之测试资料位元反相而传送者。8.如申请专利范围第2项之半导体记忆装置,其中,前述压缩电路,具备:复数之资料压缩电路,系各自对应于前述第1及第2主资料线之预定数目之主资料线而布置,使对应之主资料线之资料压缩而输出者;前述各个资料压缩电路,包含有:复数之读出电晶体,系并联连接于第1节点与供给指定电压之基准电压节点之间,分别根据对应之主资料线之资料而选择性地导通者;驱动电晶体,系响应动作模式指示信号和前述测试模式之指示信号而根据前述第1节点之电压驱动第2节点者;藉以使显示压缩结果之资料生成于前述第2节点者。9.如申请专利范围第1项之半导体记忆装置,其中,前述半导体记忆装置,更具有:复数之记忆区块,系具有各自排列成行列状之复数记忆单元者;及复数之局部资料线,系对应于前述复数记忆区块而布置者;而前述复数之局部资料线,系按前述第1位元宽度和前述第2位元宽度之公约数来布置于每个记忆区块者;更具备:IO选择电路,系根据指定前述记忆区块之记忆区块选择信号和设定位元宽度而针对选择记忆区块布置之局部资料线和前述第1及第2主资料线加以选择性连接者。10.如申请专利范围第9项之半导体记忆装置,其中,前述局部资料线系由邻接记忆区块所共有者;前述IO选择电路具备有:变更电路,系针对前述复数之记忆区块之指定记忆区块而布置,当前述位元宽度被设定在前述第2位元宽度模式时,根据前述区块选择信号而使对应之局部资料线和前述主资料线之连接变更者。11.如申请专利范围第10项之半导体记忆装置,其中,前述变更电路,含有:切换电路,于前述指定记忆区块之第1记忆区块被选择时,系使前述对应之局部资料线结合于前述第1主资料线所对应之第1主资料线,且于前述指定记忆区块之第2记忆区块被选择时,系使前述对应之局部资料线结合于前述第2主资料线所对应之第2主资料线者。12.如申请专利范围第9项之半导体记忆装置,其中,IO选择电路具备有:一种电路,系对应于前述复数之记忆区块所指定记忆区块而布置,在前述第1位元宽度模式及前述第2位元宽度模式双方选择对应之记忆区块时,使对应之局部资料线结合于前述第1主资料线所预定之同一主资料线者。图式简单说明:图1为显示本发明半导体记忆装置之储存体结构之概略图。图2为显示本发明半导体记忆装置之储存体阵列结构之概略图。图3为显示本发明半导体记忆装置之资料写入/读出部结构之概略图。图4为显示图3所示记忆区块和主资料线之连接概略图。图5为显示图4所示IO选择电路之一结构例之图。图6为显示图5所示产生IO选择信号部分之结构概略图。图7为显示列区块中储存资料之分布概略图。图8为显示相应于列区块资料位元宽度之储存资料位元之图。图9为显示图8所示IO选择电路结构之图。图10为显示区块境界领域之记忆区块之储存资料概略图。图11为显示图10所示IO选择电路结构之概略图。图12为显示图10所示IO选择电路结构之概略图。图13为显示图10所示IO选择电路结构之概略图。图14为显示图10所示IO选择电路之变更例之概略图。图15为显示图14所示产生位元宽度指示信号部分结构之概略图。图16为显示本发明资料压缩形态之模式图。图17A为显示16位元结构时之资料位元和局部资料线之对应关系之概略图;17B为显示32位元结构时之资料位元和局部资料线之对应关系之概略图。图18为显示列区块中局部资料线和位元线之连接概略图。图19为显示本发明半导体记忆装置之前置放大器/写入驱动电路和资料线及总体资料线之连接概略图。图20为显示图19所示前置放大器/写入驱动电路所含写入驱动器结构之概略图。图21为显示图20所示产生资料线选择信号部分之一结构例之图。图22为显示图19所示具有前置放大器/写入驱动电路之写入资料反相功能之写入驱动器结构之图。图23为显示图22所示产生资料线选择信号部分之一结构例之图。图24为显示图19所示前置放大器/写入驱动电路之结构和压缩路径之概略图。图25为显示图19所示前置放大器/写入驱动电路PAWD1之结构和压缩/伸展路径之概略图。图26为显示图19所示前置放大器/写入驱动电路PAWD2之结构和压缩/伸展路径之概略图。图27为显示图19所示前置放大器/写入驱动电路PAWD3之结构和压缩/伸展路径之概略图。图28为显示图19所示前置放大器/写入驱动电路PAWDXO之结构和压缩/伸展路径之概略图。图29为显示图19所示前置放大器/写入驱动电路PAWDX1之结构和压缩/伸展路径之概略图。图30为显示图19所示前置放大器/写入驱动电路PAWDX2之结构和压缩/伸展路径之概略图。图31为显示图19所示前置放大器/写入驱动电路PAWDX3之结构和压缩/伸展路径之概略图。图32为显示图19所示前置放大器/写入驱动电路之布置概略图。图33为显示前置放大器/写入驱动电路所含附带压缩功能之缓冲电路之一结构例之图。图34为显示图33所示产生读出动作活化信号部分之结构概略图。图35为显示压缩动作时缓冲电路和总体资料线及主资料线之连接关系之概略图。图36为显示图35所示资料输出电路之一结构例之图。图37为显示图36所示输出电路之结构概略图。图38为显示附带压缩功能之缓冲电路和主资料线及总体资料线连接之概略图。图39为显示图38所示资料输出电路之一结构例之图。图40为显示执行资料压缩用之变更例之图。图41为显示图40所示附带压缩功能之缓冲电路结构之图。 |
