压缩测试电路

摘要

一种压缩测试电路，适用于测试一记忆体阵列，其中上述记忆体阵列之记忆胞已先实行一测试位元之写入，上述压缩测试电路包括一压缩单元，接收由上述复数记忆胞读出之测试位元，其中当上述压缩单元接收到之上述复数测试位元都相同时，则输出一第一信号，且当接收到之上述复数测试位元中有任一者不相同时，则输出一第二信号；一传输电路，具有一输入端耦接读出之上述复数测试位元中之一者、一致能端耦接上述压缩单元之输出端，其中上述传输电路根据上述第一、第二信号，输出上述输入端所耦接之上述测试位元；以及一输出比对单元，具有一第一输入端耦接上述压缩单元，一第二输入端耦接上述传输电路，其中上述输出比对单元于接收至上述第一信号时，输出来自上述传输电路之上述测试位元，若接收至上述第二信号时，则输出一错误信号。