| 主权项 |
1.一种非挥发性半导体记忆装置,包括:半导体基板;第1非挥发性记忆单元形成区域,包含被制作于前述半导体基板中,因为可非挥发地记忆,在读出、写入及抹除动作中,具有第1动作特性的第1记忆单元电晶体;及第2非挥发性记忆单元形成区域,包含被制作于前述半导体基板中,因为可非挥发地记忆,在读出、写入及抹除动作的至少一个中,具有与前述第1动作特性不同的第2动作特性的第1记忆单元电晶体。2.如申请专利范围第1项所述的非挥发性半导体记忆装置,更包括:周边电路形成区域,包含被制作于前述半导体基板中,与前述第1及第2非挥发性记忆单元形成区域电气地连接,在前述第1及第2非挥发性记忆单元形成区域间被共有的周边电路。3.如申请专利范围第1项所述的非挥发性半导体记忆装置,其中,前述第1及第2记忆单元电晶体的电晶体大小彼此不同。4.如申请专利范围第1.2或3项所述的非挥发性半导体记忆装置,其中,前述第1记忆单元电晶体系包含NOR型记忆单元电晶体;前述第2记忆单元电晶体系包含DINOR型记忆单元电晶体。5.如申请专利范围第1.2或3项所述的非挥发性半导体记忆装置,其中,前述第1记忆单元电晶体的抹除动作系包含从构成记忆单元的漂浮闸极,向作为前述漂浮闸极下的通道形成区域之半导体基板表面的电子的引拔动作。6.如申请专利范围第5项所述的非挥发性半导体记忆装置,其中,前述第1记忆单元电晶体及前述前述第2记忆单元电晶体的源极区域系以同一不纯物轮廓形成。图式简单说明:图1系绘示本发明之实施例1之快闪记忆体的构成之说明图。图2系绘示实施例1的快闪记忆体中记忆单元电晶体的制造方法之剖面图。图3系绘示实施例1的制造方法之剖面图。图4系绘示实施例1的制造方法之剖面图。图5系绘示实施例1的制造方法之剖面图。图6系绘示实施例1的制造方法之剖面图。图7系绘示实施例1的制造方法之剖面图。图8系绘示实施例1的制造方法之剖面图。图9系绘示实施例1的制造方法之剖面图。图10系绘示实施例1的制造方法之剖面图。图11系绘示实施例1的制造方法之剖面图。图12系绘示实施例1的制造方法之剖面图。图13系绘示实施例1的制造方法之剖面图。图14系绘示实施例1的制造方法之剖面图。图15系绘示实施例1的制造方法之剖面图。图16系绘示实施例1的制造方法之剖面图。图17系绘示实施例1的制造方法之剖面图。图18系绘示实施例1的制造方法之剖面图。图19系绘示实施例1的制造方法之剖面图。图20系绘示本发明之实施例2的快闪记忆体之构成的说明图。图21系绘示实施例2的快闪记忆体中记忆单元电晶体的源极区域形成步骤之剖面图。图22系绘示实施例2的制造方法之剖面图。图23系绘示本发明之实施例3的快闪记忆体之构成的说明图。图24系绘示NOR型记忆单元MOS电晶体之写入方法的说明图。图25系绘示NOR型记忆单元MOS电晶体之抹除方法的说明图。图26系绘示NOR型记忆单元MOS电晶体之读出方法的说明图。图27系绘示NOR型记忆单元MOS电晶体的临限値电压的分布之图式。图28系绘示新NOR型记忆单元MOS电晶体之写入方法的说明图。图29系绘示新NOR型记忆单元MOS电晶体之抹除方法的说明图。图30系绘示新NOR型记忆单元MOS电晶体之读出方法的说明图。图31系绘示新NOR型记忆单元MOS电晶体的临限値电压的分布之图式。图32系绘示DINOR型记忆单元MOS电晶体之写入方法的说明图。图33系绘示DINOR型记忆单元MOS电晶体之抹除方法的说明图。图34系绘示DINOR型记忆单元MOS电晶体之读出方法的说明图。图35系绘示DINOR型记忆单元MOS电晶体的临限値电压的分布之图式。图36系绘示NOR型的快闪记忆体的记忆单元阵列的配置构成之电路图。图37系绘示DINOR型的快闪记忆体之记忆单元阵列的配置构成的电路图。 |
