| 主权项 |
1.一种半导体储存单元,包含:一时钟脉冲输入初段电路,其系被提供以一外部时钟脉冲信号;一输出电路,其系与基于外部时钟脉冲信号所产生之一输出时钟脉冲同步,产生储存于复数个记忆体单元中的资料;一延迟调整电路,其具有复数个延迟电路,并藉由延迟输出时钟脉冲来校正外部时钟脉冲与资料之间的一相位差,且达成外部时钟脉冲信号与资料之间的同步;以及一控制电路,其控制每一个延迟电路之动作与停止。2.如申请专利范围第1项所述之半导体储存单元,其中该控制电路系基于主动断电期间之CAS延迟,来控制每一个延迟电路之动作。3.如申请专利范围第2项所述之半导体储存单元,其中该控制电路系基于CAS延迟之一数値,来运作或停止任何一个延迟电路。4.如申请专利范围第1项所述之半导体储存单元,其中该延迟调整电路包含:一复制电路,包括时钟脉冲输入初段电路与输出电路;以及一调整延迟电路,用以调整任意之延迟量的传输以作为延迟电路。5.如申请专利范围第4项所述之半导体储存单元,其中该调整延迟电路系依据延迟线中之预定延迟量,藉由一条具有内部的折返之延迟线上之一指示点,来折返信号传输而调整延迟量。6.一种半导体储存单元之控制方法,包含以下步骤:将一外部时钟脉冲信号输入至一时钟脉冲输入初段电路;基于外部时钟脉冲信号产生一输出时钟脉冲;与输出时钟脉冲同步产生储存于一记忆体单元中的资料;经由包含复数个延迟电路之一延迟调整电路,藉由延迟输出时钟脉冲以修正外部时钟脉冲与资料之间的一相位差,以便达成外部时钟脉冲信号与资料之间的同步;以及控制每一个延迟电路之动作与停止。7.如申请专利范围第6项所述之半导体储存单元之控制方法,其中:每一个延迟电路之动作系基于主动断电期间之CAS延迟而受到控制。8.如申请专利范围第7项所述之半导体储存单元之控制方法,其中:任何一个延迟电路系基于主动断电期间之CAS延迟之一数値而运作或停止。9.如申请专利范围第6项所述之半导体储存单元之控制方法,其中:延迟量系藉由一个包含时钟脉冲输入初段电路与输出电路之复制电路,以及一个用以调整延迟步骤中之任意之延迟量的传输之调整延迟电路之使用而被调整。图式简单说明:图1显示基于DDR方式之既存输出时钟脉冲之时序调整电路;图2系为显示包含既存半导体单元中之BDD电路之BDD信号产生电路的构造之方块图;图3系为显示图2所示之BDD信号产生电路之动作的时序图;图4系为显示本发明第一(或第二)实施例之半导体储存单元之BDD信号产生电路(包含资料输出电路)的构造之方块图;图5系为显示图4所示之控制电路25(第一实施例)的构造之方块图;图6系为显示图4所示之控制电路25(第一实施例)之主动断电期间,CAS延迟之数値与个别致能信号之间的关系表;图7系为显示在第一实施例中之CAS延迟2.5的情况下,在主动断电期间之典型运作之时序图;图8系为显示在第一实施例中之CAS延迟2.0的情况下,在主动断电期间之典型运作之时序图;图9系为显示在第一实施例中之CAS延迟为1.5的情况下,在主动断电期间之典型运作之时序图;图10系为显示图4所示之控制电路25A(第二实施例)的构造之方块图;图11系为显示图6所示之控制电路25A(第二实施例)之主动断电期间,CAS延迟之数値与个别致能信号之间的关系表;以及图12系为显示在第二实施例中之CAS延迟2.0的情况下,在主动断电期间之典型例子之时序图。 |
