| 主权项 |
1.一种半导体装置,包含一逻辑晶片与一被装设于一单一封装物内之该逻辑晶片所存取的记忆体晶片,该逻辑晶片包含:一模式选择端,用以接收一模式选择信号其选择用以测试该记忆体晶片的第一与第二测试模式之一;一图形产生器,用以于该第一测试模式期间操作以产生内部测试图形给该记忆体晶片;一测试结果端,用以输出根据该内部测试图形所执行的一测试结果;一第一多用途端,于该第二测试模式期间当作一测试端并且于一正常操作期间当作一正常端;及一图形选择器,于该第一测试模式期间用以选择自该图形产生器所输出的该内部测试图形、于该第二测试模式期间用以选择经由该测试端所供应的一外部测试图形、并且用以输出该选择的测试图形至该记忆体晶片。2.如申请专利范围第1项之半导体装置,其中:该逻辑晶片具有一图形选择端用以接收一图形选择信号;该图形产生器具有产生复数个该内部测试图形之功能并且因应该图形选择信号输出该等内部测试图形之一。3.如申请专利范围第1项之半导体装置,其中该等内部测试图形之二为一第一测试图形与一藉由将一不同的测试图形加至该第一测试图形所构成的第二测试图形。4.如申请专利范围第2项之半导体装置,其中该等内部测试图形之二为一不包含一用以将资料写入于该记忆体晶片中与该记忆体晶片中的一被监视之记忆体晶胞相邻的记忆体晶胞中之假写入图形的第一测试图形、及一包含该假写入图形的第二测试图形。5.如申请专利范围第1项之半导体装置,其中:该逻辑晶片具有一定时选择端用以接收一定时选择信号;该记忆体晶片包含记忆体晶胞、及位元线用以输入资料及输出来自该等记忆体晶胞的资料;及该图形产生器包含一预充电控制电路用以根据该定时选择信号改变从写入资料至该等记忆体晶胞之结束直到开始预充电该等位元线的时间周期。6.如申请专利范围第1项之半导体装置,其中:该逻辑晶片具有一定时选择端用以接收一定时选择信号;该记忆体晶片包含挥发性记忆体晶胞,每个具有一用以保持资料的电容器;及该图形产生器包含一更新控制电路用以根据该定时选择信号改变在其中执行更新该等记忆体晶胞之操作的间距。7.如申请专利范围第1项之半导体装置,其中该逻辑晶片具有:一用以接收一失败模式信号的失败模式端;及一失败模式选择器用以于该第一测试模式期间根据该失败模式信号选择跟随一第一失败或执行不管失败的所有测试之一测试中断。8.如申请专利范围第7项之半导体装置,其中该逻辑晶片具有一第二多用途端于该第一测试模式期间当作一测试项端且于该正常操作期间当作该正常端,该测试项端根据该内部测试图形输出连续被执行的测试项。9.如申请专利范围第1项之半导体装置,其中该逻辑晶片具有:一用以接收一图形改变信号的图形改变端;一图形改变电路用以根据该图形改变信号改变预期的资料;及一资料比较器用以根据该图形改变信号接收从该图形改变电路所输出的正确或错误的预期资料、用以比较该接收资料与从该记忆体晶片所读出之资料、及用以输出该比较结果作为该测试结果。10.一种半导体装置,包含;一记忆体连接端,连接至装设于一作为该记忆体装置之相同封装物内的记忆体晶片之一端;一模式选择端用以接收一模式选择信号其选择用以测试该记忆体晶片的一第一及第二测试模式之一;一图形产生器于该第一测试模式期间操作以产生一内部测试图形给该记忆体晶片;一测试结果端用以输出一根据该内部测试图形所执行的测试结果;一多用途端于该第二测试模式期间当作一测试端并且于一正常操作期间当作一正常端;及一图形选择器用以于该第一测试模式期间选择从该图形产生器所输出的该内部测试图形、用以于该第二测试模式期间选择一经由该测试端所供应的外部测试图形、并用以输出该选择测试图形至该记忆体晶片。11.一种半导体装置,包含第一及第二记忆体晶片及一具有一控制装设于一单一封中物内的该第一及第二记忆体晶片之逻辑电路的逻辑晶片,其中该逻辑电路包含:一外部端用以接收一外部信号以存取该第一及第二记忆体晶片;一测试开始端用以接收当至少该第一及第二记忆体晶片之一被测试时所启动且当该第一及第二记忆体晶片被正常操作时所不启动的一测试开始信号;一存取信号产生器用以转变存取该第一记忆体晶片之该外部信号成与该第一记忆体晶片之介面匹配的一记忆体存取信号;及一第一选择器用以于启动该测试开始信号期间选择该外部信号作为一测试信号、用以于不启动该测试开始信号期间选择该记忆体存取信号、并用以输出该选择信号至该第一记忆体晶片。12.如申请专利范围第11项之半导体装置,其中该逻辑电路具有一第一切换电路用以于启动该测试开始信号期间输出作为该测试信号之该外部信号至该第一选择器、并用以于不启动该测试开始信号期间输出该外部信号至该存取信号产生器。13.如申请专利范围第12项之半导体装置,其中该逻辑电路具有:一记忆体选择端用以接收一记忆体选择信号其选择被测试的该第一及第二记忆体晶片;一缓冲器电路用以接收存取该第二记忆体晶片之该外部信号;一第二选择器用以于启动该测试开始信号期间选择该测试信号、用以于不启动该测试开始信号期间选择经由该缓冲器电路所传送之该外部信号、并用以输出该选择信号至该第二记忆体晶片;及一第二切换电路设在该第一切换电路与该第一选择器之间,用以根据该记忆体选择信号传送经由该第一切换电路所供应之该测试信号至该第一及第二选择器之一。14.如申请专利范围第13项之半导体装置,其中该逻辑电路具有:一测试模式端用以于启动该测试开始信号期间接收一测试模式信号以选择测试模式之一;一第一测试图形产生器用以产生一第一测试图形信号以测试该第一记忆体晶片;及一第三选择器设在该第二切换电路与该第一选择器之间,当该测试模式信号表示一第一测试模式时用以选择经由该第二切换电路所供应之该外部信号、当该测试模式信号表示一第二测试模式时用以选择该第一测试图形信号、并用以输出作为该测试信号之该选择信号至该第一选择器。15.如申请专利范围第14项之半导体装置,其中该逻辑电路具有:一第二测试图形产生器用以产生一第二测试图形信号以测试该第二记忆体晶片;及一第四选择器设在该第二切换电路与该第二选择器之间,当该测试模式信号表示该第一测试模式时用以选择经由该第二切换电路所供应之该外部信号、当该测试模式信号表示该第二测试模式时用以选择该第二测试图形信号、并用以输出作为该测试信号之该选择信号至该第二选择器。16.如申请专利范围第11项之半导体装置,其中该逻辑电路具有:一测试模式端用以于启动该测试开始信号期间接收一测试模式信号以选择测试模式之一;一第一测试图形产生器用以产生一第一测试图形信号以测试该第一记忆体晶片;及一第三选择器设在该外部端与该第一选择器之间,当该测试模式信号表示一第一测试模式时用以选择该外部信号、当该测试模式信号表示一第二测试模式时用以选择该第一测试图形信号、并用以输出作为该测试信号之该选择信号至该第一选择器。17.如申请专利范围第16项之半导体装置,其中该逻辑电路具有:一第二测试图形产生器用以产生一第二测试图形信号以测试该第二记忆体晶片;及一第四选择器设在该外部端与一第二选择器之间,当该测试模式信号表示该第一测试模式时用以选择该外部信号、当该测试模式信号表示该第二测试模式时用以选择该第二测试图形信号、并用以输出作为该测试信号之该选择信号至该第二选择器。18.如申请专利范围第11项之半导体装置,其中该逻辑电路具有:一时脉端用以接收一时脉信号;及一时脉转换器用以转换在该时脉端所接收之该时脉信号的频率并用以供应该转换的时脉信号至该逻辑电路的该内部电路。19.如申请专利范围第11项之半导体装置,其中该逻辑电路具有一时脉产生器用以产生一被用于该逻辑电路之该等内部电路的时脉信号。20.如申请专利范围第11项之半导体装置,其中:该第一记忆体晶片系一非挥发性记忆体;及该第二记忆体晶片系一挥发性记忆体。21.如申请专利范围第20项之半导体装置,其中:该第一记忆体晶片系一快闪记忆体;及该第二记忆体晶片系一虚拟SRAM。22.一种半导体装置,包含一第一记忆体晶片与一装设于一单一封装物内之第二记忆体晶片,并且该第二记忆体晶片包含一控制该第一及第二记忆体晶片的逻辑电路,其中该逻辑电路包含:一外部端用以接收一外部信号以存取该第一及第二记忆体晶片;一测试开始端用以接收当至少该第一及第二记忆体晶片之一被测试时所启动且当该第一及第二记忆体晶片被正常操作时所不启动的一测试开始信号;一存取信号产生器用以转变存取该第一记忆体晶片之该外部信号成与该第一记忆体晶片之介面匹配的一记忆体存取信号;及一第一选择器用以于启动该测试开始信号期间选择该外部信号作为一测试信号、用以于不启动该测试开始信号期间选择该记忆体存取信号、并用以输出该选择信号至该第一记忆体晶片。23.如申请专利范围第22项之半导体装置,其中该逻辑电路具有一第一切换电路用以于启动该测试开始信号期间输出作为该测试信号之该外部信号至该第一选择器、并用以于不启动该测试开始信号期间输出该外部信号至该存取信号产生器。24.如申请专利范围第23项之半导体装置,其中该逻辑电路具有:一记忆体选择端用以接收一记忆体选择信号其选择被测试的该第一及第二记忆体晶片;一缓冲器电路用以接收存取该第二记忆体晶片之该外部信号;一第二选择器用以于启动该测试开始信号期间选择该测试信号、用以于不启动该测试开始信号期间选择经由该缓冲器电路所传送之该外部信号、并用以输出该选择信号至该第二记忆体晶片;及一第二切换电路设在该第一切换电路与该第一选择器之间,用以根据该记忆体选择信号传送经由该第一切换电路所供应之该测试信号至该第一及第二选择器之一。25.如申请专利范围第24项之半导体装置,其中该逻辑电路具有:一测试模式端用以于启动该测试开始信号期间接收一测试模式信号以选择测试模式之一;一第一测试图形产生器用以产生一第一测试图形信号以测试该第一记忆体晶片;及一第三选择器设在该第二切换电路与该第一选择器之间,当该测试模式信号表示一第一测试模式时用以选择经由该第二切换电路所供应之该外部信号、当该测试模式信号表示一第二测试模式时用以选择该第一测试图形信号、并用以输出作为该测试信号之该选择信号至该第一选择器。26.如申请专利范围第25项之半导体装置,其中该逻辑电路具有:一第二测试图形产生器用以产生一第二测试图形信号以测试该第二记忆体晶片;及一第四选择器设在该第二切换电路与该第二选择器之间,当该测试模式信号表示该第一测试模式时用以选择经由该第二切换电路所供应之该外部信号、当该测试模式信号表示该第二测试模式时用以选择该第二测试图形信号、并用以输出作为该测试信号之该选择信号至该第二选择器。27.如申请专利范围第22项之半导体装置,其中该逻辑电路具有:一测试模式端用以于启动该测试开始信号期间接收一测试模式信号以选择测试模式之一;一第一测试图形产生器用以产生一第一测试图形信号以测试该第一记忆体晶片;及一第三选择器设在该外部端与该第一选择器之间,当该测试模式信号表示一第一测试模式时用以选择该外部信号、当该测试模式信号表示一第二测试模式时用以选择该第一测试图形信号、并用以输出作为该测试信号之该选择信号至该第一选择器。28.如申请专利范围第27项之半导体装置,其中该逻辑电路具有:一第二测试图形产生器用以产生一第二测试图形信号以测试该第二记忆体晶片;及一第四选择器设在该外部端与一第二选择器之间,当该测试模式信号表示该第一测试模式时用以选择该外部信号、当该测试模式信号表示该第二测试模式时用以选择该第二测试图形信号、并用以输出作为该测试信号之该选择信号至该第二选择器。29.如申请专利范围第22项之半导体装置,其中该逻辑电路具有:一时脉端用以接收一时脉信号;及一时脉转换器用以转换在该时脉端所接收之该时脉信号的频率并用以供应该转换的时脉信号至该逻辑电路的该等内部电路。30.如申请专利范围第22项之半导体装置,其中该逻辑电路具有一时脉产生器用以产生一被用于该逻辑电路之该等内部电路的时脉信号。31.如申请专利范围第22项之半导体装置,其中:该第一记忆体晶片系一非挥发性记忆体;及该第二记忆体晶片系一挥发性记忆体。32.如申请专利范围第31项之半导体装置,其中:该第一记忆体晶片系一快闪记忆体;及该第二记忆体晶片系一虚拟SRAM。图式简单说明:第1图系一显示本发明第一实施例的方块图;第2图系一显示第1图所示的详细记忆体测试电路的方块图;第3图系一显示第1图所示的详细模式设定电路的电路图;第4图系一显示第2图所示的详细图形选择器的电路图;第5图系一显示第2图所示的详细资料切换电路的电路图;第6图系一显示第2图所示的详细指令、位址及资料供应电路的电路图;第7图系一显示本发明第二实施例的方块图;第8图系一显示第7图所示的详细记忆体测试电路的方块图;第9图系一显示第8图所示的详细模式设定电路的电路图;第10图系一显示第8图所示的详细图形产生器与图形选择器的电路图;第11图系一显示第8图所示的详细资料切换电路的电路图;第12图系一显示本发明第三实施例的方块图;第13图系一显示第12图所示的详细模式设定电路的电路图;第14图系一显示第12图所示的详细图形产生器与图形选择器的电路图;第15图系一显示本发明第四实施例的详细图形产生器与图形选择器的方块图;第16图系一显示本发明第五实施例的方块图;第17图系一显示第16图所示的详细记忆体测试电路的方块图;第18图系一显示第17图所示的详细资料输出电路的电路图;第19图系一显示本发明第六实施例的详细记忆体测试电路的方块图;第20图系一显示第19图所示的详细图形改变电路的电路图;第21图系一显示本发明第七实施例的方块图;第22图系一显示第21图所示的详细第一、第二及第三切换电路的电路图;第23图系一显示第21图所示的详细第一及第二选择器的电路图;第24图系一用以说明在外部信号与被供应至记忆体间一致之图;第25图系一显示本发明第八实施例的方块图;第26图系一显示本发明第九实施例的方块图;第27图系一显示第26图所示的详细第三及第四选择器的电路图;第28图系一显示本发明第十实施例的方块图;第29图系一显示本发明第十一实施例的方块图;第30图系一显示本发明第十二实施例的方块图;第31图系一显示本发明第十三实施例的方块图;及第32图系一显示本发明第十四实施例的方块图。 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