| 主权项 |
1.一种半导体记忆体的行修复电路,其中单元记忆装置分成阵列单元,记忆装置系由互相交叉的列线与行线配置而成,包括:复数个藉对应包含于各个阵列内的冗长行线输出修复用行冗长信号的行引线盒;及一对应于行引线盒的阵列位址反转器,阵列位址反转器供输入并反转自偶信号及对应阵列位址,自偶信号供检查是否列修复系于对应阵列或另一阵列内实施,然后在列修复更换于另一阵列内的情况下,供编码及输出更换的阵列位址。2.如申请专利范围第1项的半导体记忆体的行修复电路,其中阵列位址反转器进一步包括一供反转自偶信号的第一反转器;一反转阵列位址的第二反转器;一选择性转换–输出由自偶信号及反转的自偶信号反转的阵列位址的第一传送闸极;及一藉自偶信号及反转的自偶信号选择性转换–输出一阵列位址的第二传送闸极。3.如申请专利范围第1项的半导体记忆体的行修复电路,其中行引线盒包括:一藉列周期时序信号输入编码的阵列位址及阵列位址反相器来评估及闩锁熔线的阵列位址熔丝与闩锁盒;及一藉阵列位址熔丝与闩锁盒的输出信号、外在输入行周期时序信号及行位址来输出行冗长信号的行位址熔丝盒。4.如申请专利范围第1项的半导体记忆体的行修复电路,其中自各个行熔丝盒输出的行冗长信号最后输出为由行致能信号输出单元OR计算的冗长行致能信号。5.如申请专利范围第1项的半导体记忆体的行修复电路,其中由阵列故障检测结果产生的自偶信号为供分开是否修复模式为一自阵列修复或一偶阵列修复,而信号根据是否藉分开修复线的位置完成的规划的熔丝切割进行或不进行而产生于列活动周期内。6.一种半导体记忆体的行修复电路,包括:复数个藉对应于包含于各个阵列内的冗长行线输出修复用行冗长信号的行位址熔丝盒,行位址熔丝盒包括藉输入列周期时序信号及编码的阵列位址来评估及闩锁熔丝的阵列位址熔丝与闩锁盒;及一行位址熔丝盒,用以藉阵列位址熔丝与闩锁盒的输出信号输出行冗长信号、外在输入行周期时序信号及行位址;一对应于行熔丝盒的阵列位址反相器,阵列位址反相器供输入–反相自偶信号及对应阵列位址,自偶信号供检查是否列修复系于对应阵列或另一阵列内实施,然后在列修复更换于另一阵列内的情况下,供编码及输出更换的阵列位址;及一行致能信号输出单元,藉计算自各个行熔丝盒输出的行冗长信号,供最后输出冗长的行致能信号。7.如申请专利范围第6项的半导体记忆体的行修复电路,其中阵列位址反相器包括一供反相自偶信号的第一反相器;一供反相阵列位址的第二反相器;一选择性转换–输出由自偶信号及反相的自偶信号反相的阵列位址的第一传送闸极;及一藉自偶信号及反相的自偶信号选择性转换–输出一阵列位址的第二传送闸极。8.如申请专利范围第6项的半导体记忆体的行修复电路,其中行致能输出信号系自OR闸极所形成以OR计算自各个行熔丝盒输出的行冗长信号。9.如申请专利范围第6项的半导体记忆体的行修复电路,其中由阵列故障检测结果产生的自耦信号为供检查是否修复模式为一自阵列修复或一偶阵列修复,而信号根据是否藉分开修复线的位置完成的规划的熔丝切割进行或不进行而产生于列活动周期内。图式简单说明:图1例示一般半导体记忆体电池阵列的概略图;图2例示先行技艺行修复的概略图;图3例示一显示先行技艺行熔丝盒结构的方块图;图4例示一显示在修复先行技艺行时所产生问题的概略图;图5例示一显示根据本发明半导体记忆体的行修复结构的概略图;及图6例示一根据本发明行修复的阵列位址反相器的概略图。 |
