测试积体电路之方法

摘要

评估于积体电路内产生或可能失效的方法；此方法包括形成诸如围绕于基板(substrate)或晶粒(die)之周边的浇道(runner)的导电区域(conductive regions)；此等导电区域可能位于该积体电路内的一个或以上的不同金属化层内；此金属导电区域是结合于一个或以上的焊垫(bond pads)。藉由测量该经由此焊垫的导电区域上之电阻值、电导系数、串音或其他电气特性，以评估此晶粒。而后能再使用此评估去预测例如是否于此积体电路内所形成之浇道已失败或可能失败。

主权项

1.一种测试一积体电路之方法,包括:(a)提供一基板,具有多个焊垫,位于其至少一表面上;(b)于基板内提供一内部金属化层,金属化层形成交连及与该等交连电隔离之一导电踪迹,其中导电踪迹实质上环绕多个焊垫且至少与多个焊垫中之两焊垫电连接;以及(c)经由至少两焊垫去估计该导电踪迹。2.如申请专利范围第1项之方法,其中步骤(c)包括步骤:(d)藉由估计此导电踪迹来评估此积体电路之一电气特性。3.如申请专利范围第2项之方法,其中步骤(c)包括测量导电踪迹之一电气特性。4.如申请专利范围第3项之方法,其中步骤(c)包括测量导电踪迹之电阻。5.如申请专利范围第3项之方法,其中步骤(c)包括测量导电踪迹之电导。6.如申请专利范围第3项之方法,其中步骤(c)包括测量导电踪迹上之串音。7.如申请专利范围第1项之方法,更包括:提供导电踪迹,具有接近且实质上平行于该基板一边之至少一斜边;以及提供导电踪迹,具有接近该基板之一角落且对该斜边约位于45度之至少一部分。8.一种测试一积体电路之方法,包括:(a)提供一基板,具有多个焊垫,位于其至少一表面上;(b)于基板之内提供一内部金属化层,金属化层形成交连及与该等交连电隔离之一导电踪迹,其中导电踪迹形成于基板之一周边与多个焊垫之至少两焊垫电连接;以及(c)经由至少两焊垫去估计导电踪迹。9.如申请专利范围第8项之方法,其中步骤(c)包括步骤:(d)藉由估计此导电踪迹评估积体电路之一电气特性。10.如申请专利范围第9项之方法,其中步骤(c)包括测量此导电踪迹之一电气特性。图式简单说明:图1是根据本发明的说明之具体实施例处于部分被制造(partial manufacture)的状态下的一个积体电路之顶视图;图2是示于图1沿线2-2之积体电路的简图;图3a与3b是示于图2之积体电路的一个片段之一些爆炸图;图4是根据本发明之另一说明的具体实施例,积体电路之顶视图;图5是根据本发明之另一说明的具体实施例,积体电路的一个爆炸图;此外,图6是根据本发明之说明的具体实施例,一个待测积体电路的方块图。