| 主权项 |
1.一种不变性记忆体,包含:一记忆体阵列,包括一同步主记忆体区块及一非同步启动区块;许多输入插脚及许多输出插脚,耦合至记忆体阵列;控制逻辑电路,用于接收位址信号,非同步控制信号,及包括一时钟信号之同步控制信号;以及用于起动及中断非同步启动区块之装置。2.如申请专利范围第1项之不变性记忆体,其中用于起动及中断非同步启动区块之装置包括施加一第一控制信号至一耦合至控制逻辑电路之第一输入插脚,控制逻辑电路提供一指示起动或中断非同步启动区块之输出。3.如申请专利范围第1项之不变性记忆体,其中控制逻辑电路包括一在非同步启动区块之第一x-解码器电路区块,及一在同步主记忆体区块之第二x-解码器电路区块,该第一及第二x-解码器接收一第一控制信号,并且各提供一指示启动各别非同步或同步区块之输出。4.如申请专利范围第3项之不变性记忆体,其中第一x-解码器区块之输出为在一与第二x-解码器区块之输出相反之逻辑状态。5.如申请专利范围第1项之不变性记忆体,其中在输入插脚接收开机信号或模式暂存器集信号时,起动非同步启动区块。6.如申请专利范围第5项之不变性记忆体,其中在输入插脚接收模式暂存器集信号时,中断非同步启动区块,及起动同步主记忆体区块。7.如申请专利范围第1项之不变性记忆体,其中控制逻辑电路包括一在同步主记忆体区块在一输出缓冲器之第一逻辑区块,及一在非同步启动区块在一输出缓冲器之第二逻辑区块,该第一及第二逻辑区块接收一第一控制信号及一第一输入信号,并在输出插脚之一产生一输出。8.如申请专利范围第7项之不变性记忆体,其中各第一逻辑区块各包括:一第一反相器,在一输入端子接收第一控制信号,在一输出端子产生一中间控制信号;一NAND闸,有一第一输入端子耦合至第一反相器之输出端子,并在第一输入端子接收中间控制信号,并且该NAND闸在一第二输入端子接收第一输入信号,并在一NAND输出产生一第一闸信号;一NOR闸,在一第一输入接收第一控制信号,并在一第二输入接收第一输入信号,及在一NOR输出产生一第二闸信号;以及一CMOS反相器,包括一PMOS电晶体,有一闸耦合至NAND输出,一汲极耦合至一电压供给源,及一源极耦合至该等输出插脚之一,及一NMOS电晶体有一闸耦合至NOR输出,一汲极耦合至该等输出插脚之一,及一源极连接至一地电位,该PMOS电晶体之闸接收该第一闸信号,并且该NMOS电晶体之闸接收该第二闸信号,在该等输出插脚之一产生该输出。9.如申请专利范围第7项之不变性记忆体,其中各第二逻辑区块各包括:一第一反相器,在一输入端子接收第一控制信号,并在一输出端子产生一中间控制信号;一NOR闸,有一第一输入端子耦合至第一反相器之输出端子,并在第一输入端子接收中间控制信号,该NOR闸在一第二端子接收第一输入信号,并在一NOR输出产生一第一闸信号;一NAND闸,在一第一输入接收第一控制信号,并在一第二输入接收第一输入信号,及在一NAND输出产生一第二闸信号;以及一CMOS反相器,包括一PMOS电晶体,有一闸耦合至NAND输出,一汲极耦合至一电压供给源,及一源极耦合至该等输出插脚之一,以及一NMOS电晶体,有一闸耦合至NOR输出,一汲极耦合至该等输出插脚之一,及一源极连接至一地电位,该PMOS电晶体之闸接收该第一闸信号及该NMOS电晶体之闸接收该第二闸信号,在该等输出插脚之一产生该输出。10.如申请专利范围第1项之不变性记忆体,其中记忆体阵列为一种快闪记忆体型。11.如申请专利范围第1项之不变性记忆体,其中非同步启动区块包含:许多位址缓冲器,各有一输入供接收一启动区块输入信号,并且各产生一位址信号;一x-解码器及一y-解码器,各接收位址信号之一,并产生一解码器输出;一不变性记忆体阵列,电耦合至x-解码器及y-解码器,并接收解码器输出,不变性记忆体也自一程式设计/擦除选择电路接收选择信号,并提供记忆体输出信号至一行选择电路;以及许多感测放大器,电耦合至行选择电路,及许多输出缓冲器电耦合至许多感测放大器,感测放大器及输出缓冲器接收记忆体输出信号,并产生一启动区块输出信号。12.如申请专利范围第11项之不变性记忆体,其中非同步启动区块与同步主记忆体区块分开操作。13.一种不变性记忆体,包含:一记忆体阵列,包括一同步主记忆体区块及一非同步启动区块,该启动区块与该主记忆体区块分开操作;许多输入插脚及许多输出插脚,耦合至记忆体阵列;控制逻辑电路,供接收位址信号,非同步控制信号,及包括一时钟信号之同步控制信号,该控制逻辑电路包括一在非同步启动区块之第一x-解码器电路区块,及一在同步主记忆体区块之第二x-解码器电路区块,该第一及第二x-解码器电路区块接收一第一控制信号,并各提供一指示启动各别非同步或同步区块之输出;以及用于起动及中断非同步启动区块之装置。14.如申请专利范围第13项之不变性记忆体,其中用于起动及中断非同步启动区块之装置包括施加一第一控制信号至一耦合至控制逻辑电路之第一输入插脚,控制逻辑电路提供一指示起动或中断非同步启动区块之输出。15.如申请专利范围第13项之不变性记忆体,其中第一x-解码器区块之输出为在一与第二x-解码器区块之输出相反之逻辑状态。16.如申请专利范围第13项之不变性记忆体,其中在输入插脚接收开机信号或模式暂存器集信号时,起动非同步启动区块。17.如申请专利范围第16项之不变性记忆体,其中在输入插脚接收模式暂存器集信号时,中断非同步启动区块,及起动同步主记忆体区块。18.如申请专利范围第13项之不变性记忆体,其中控制逻辑电路包括一在同步主记忆体区块在一输出缓冲器之第一逻辑区块,及一在非同步启动区块在一输出缓冲器之第二逻辑区块,该第一及第二逻辑区块接一第一控制信号及一第一输入信号,并在输出插脚之一产生一输出。19.如申请专利范围第18项之不变性记忆体,其中各第一逻辑区块各包括:一第一反相器,在一输入端子接收第一控制信号,在一输出端子产生一中间控制信号;一NAND闸,有一第一输入端子耦合至第一反相器之输出端子,并在第一输入端子接收中间控制信号,并且该NAND闸在一第二输入端子接收第一输入信号,并在一NAND输出产生一第一闸信号;一NOR闸,在一第一输入接收第一控制信号,并在一第二输入接收第一输入信号,及在一NOR输出产生一第二闸信号;以及一CMOS反相器,包括一PMOS电晶体,有一闸耦合至NAND输出,一汲极耦合至一电压供给源,及一源极耦合至该等输出插脚之一,及一NMOS电晶体有一闸耦合至NOR输出,一汲极耦合至该等输出插脚之一,及一源极连接至一地电位,该PMOS电晶体之闸接收该第一闸信号,并且该NMOS电晶体之闸接收该第二闸信号,在该等输出插脚之一产生该输出。20.如申请专利范围第18项之不变性记忆体,其中各第一逻辑区块各包括:一第一反相器,在一输入端子接收第一控制信号,在一输出端子产生一中间控制信号;一NOR闸,有一第一输入端子耦合至第一反相器之输出端子,并在第一输入端子接收中间控制信号,并且该NOR闸在一第二输入端子接收第一输入信号,并在一NOR输出产生一第一闸信号;一NAND闸,在一第一输入接收第一控制信号,并在一第二输入接收第一输入信号,及在一NAND输出产生一第二闸信号;以及一CMOS反相器,包括一PMOS电晶体,有一闸耦合至NAND输出,一汲极耦合至一电压供给源,及一源极耦合至该等输出插脚之一,以及一NMOS电晶体有一闸耦合至NOR输出,一汲极耦合至该等输出插脚之一,及一源极连接至一地电位,该PMOS电晶体之闸接收该第一闸信号,并且该NMOS电晶体之闸接收该第二闸信号,在该等输出插脚之一产生该输出。图式简单说明:图1为本发明之同步不变性记忆体装置之方块图。图2为非同步启动区块之方块图。图3为在非同步启动区块中,一x-解码器电路区块之电路图。图4为在主记忆体区块中,一x-解码器电路之电路图。图5为启动区块及主记忆体区块之输出缓冲器之电路图。 |
