| 主权项 |
1.一种多位元记忆单元之制造方法,包括下列步骤:提供一半导体基底,其中该半导体基底上形成有一第一绝缘层、一导电层及一图案化光阻;以该图案化光阻为罩幕蚀刻该导电层以形成一闸极,且于该第一绝缘层表面留下一闲置导电层;去除该图案化光阻;于该闸极侧壁形成一第一间隙壁;等向性蚀刻该闲置导电层,使该闸极底切以形成一底切型闸极;去除露出表面之该第一绝缘层及该第一间隙壁;于该半导体基底、该第一绝缘层及该闸极之露出之表面上顺应性形成一第二绝缘层;于该底切型闸极与该第二绝缘层侧壁形成一第二间隙壁。2.如申请专利范围第1项所述之多位元记忆单元之制造方法,其中该导电层更包括一顶盖层。3.如申请专利范围第2项所述之多位元记忆单元之制造方法,其中该顶盖层为导电层。4.如申请专利范围第3项所述之多位元记忆单元之制造方法,其中该导电层为矽化钨或矽化钛其中之一。5.如申请专利范围第2项所述之多位元记忆单元之制造方法,其中该顶盖层为绝缘层。6.如申请专利范围第5项所述之多位元记忆单元之制造方法,其中该绝缘层为氮化矽或二氧化矽其中之一。7.如申请专利范围第1项所述之多位元记忆单元之制造方法,其中该第一绝缘层为氧化层。8.如申请专利范围第7项所述之多位元记忆单元之制造方法,其中该氧化层为二氧化矽。9.如申请专利范围第1项所述之多位元记忆单元之制造方法,其中该第一绝缘层为高介电系数材料。10.如申请专利范围第9项所述之多位元记忆单元之制造方法,其中该高介电系数材料之介电系数为3至100。11.如申请专利范围第9项所述之多位元记忆单元之制造方法,其中该高介电系数材料为五氧化二钽(Ta2O5)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化钆(Gd2O3)、氧化钇(Y2O3)其中之一。12.如申请专利范围第1项所述之多位元记忆单元之制造方法,其中该导电层为多晶矽层。13.如申请专利范围第1项所述之多位元记忆单元之制造方法,其中该等向性蚀刻为以蚀刻液进行湿蚀刻。14.如申请专利范围第13项所述之多位元记忆单元之制造方法,其中该蚀刻液为氢氧化氨与双氧水(H2O2)混合溶液。15.如申请专利范围第1项所述之多位元记忆单元之制造方法,其中该等向性蚀刻为以电装进行乾蚀刻。16.如申请专利范围第15项所述之多位元记忆单元之制造方法,其中该电浆为氯气(Cl2)电浆。17.如申请专利范围第1项所述之多位元记忆单元之制造方法,其中该第二绝缘层为氧化层。18.如申请专利范围第17项所述之多位元记忆单元之制造方法,其中该氧化层为二氧化矽。19.一种快闪记忆体之制造方法,包括下列步骤:提供一矽基底,其中该矽基底上形成有一闸极氧化层、一多晶矽层及一图案化光阻;以该图案化光阻为罩幕蚀刻该多晶矽层以形成一闸极,且于该闸极氧化层表面上留下一闲置多晶矽层;去除该图案化光阻;于该闸极侧壁形成一第一间隙壁;等向性蚀刻该闲置多晶矽层,使该闸极底切以形成一底切型闸极;去除露出表面之该闸极氧化层及该第一间隙壁;于该矽基底、该闸极氧化层及该闸极之露出之表面上顺应性形成一氧化层及一氮化层;非等向性蚀刻该氮化层以形成一第二间隙壁。20.如申请专利范围第19项所述之快闪记忆体之制造方法,其中该多晶矽层更包括一顶盖层。21.如申请专利范围第20项所述之快闪记忆体之制造方法,其中该顶盖层为导电层。22.如申请专利范围第21项所述之快闪记忆体之制造方法,其中该导电层为钨、矽化钨或矽化钛其中之一。23.如申请专利范围第20项所述之快闪记忆体之制造方法,其中该顶盖层为绝缘层。24.如申请专利范围第23项所述之快闪记忆体之制造方法,其中该绝缘层为氮化矽或二氧化矽其中之一。25.如申请专利范围第19项所述之快闪记忆体之制造方法,其中该闸极氧化层为二氧化矽。26.如申请专利范围第19项所述之快闪记忆体之制造方法,其中该等向性蚀刻为以蚀刻液进行湿蚀刻。27.如申请专利范围第26项所述之快闪记忆体之制造方法,其中该蚀刻液为氢氧化氨与双氧水(H2O2)混合溶液。28.如申请专利范围第19项所述之快闪记忆体之制造方法,其中该等向性蚀刻为以电浆进行乾蚀刻。29.如申请专利范围第28项所述之快闪记忆体之制造方法,其中该电浆为氯气(Cl2)电浆。30.如申请专利范围第19项所述之快闪记忆体之制造方法,其中该氧化层为二氧化矽。31.如申请专利范围第19项所述之快闪记忆体之制造方法,其中该氮化层为氮化矽。32.一种多位元记忆单元,包括:一半导体基底;一第一绝缘层,形成于该半导体基底上;一底切型闸极,形成于该第一绝缘层上;一第二绝缘层,顺应性形成于该半导体基底、该第一绝缘层及该底切型闸极露出之表面上;及一间隙壁,形成于该底切型闸极与该第二绝缘层之侧壁。33.如申请专利范围第32项所述之多位元记忆单元,其中该第一绝缘层为氧化层。34.如申请专利范围第33项所述之多位元记忆单元,其中该氧化层为二氧化矽。35.如申请专利范围第32项所述之多位元记忆单元,其中该第一绝缘层为高介电系数材料。36.如申请专利范围第35项所述之多位元记忆单元,其中该高介电系数材料之介电系数为3至100。37.如申请专利范围第35项所述之多位元记忆单元,其中该高介电系数材料为五氧化二钽(Ta2O5)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化钆(Gd2O3)、氧化钇(Y2O3)其中之一。38.如申请专利范围第32项所述之多位元记忆单元,其中该底切型闸极为多晶矽层。39.如申请专利范围第32项所述之多位元记忆单元,其中该第二绝缘层为氧化层。40.如申请专利范围第39项所述之多位元记忆单元,其中该氧化层为二氧化矽。41.如申请专利范围第32项所述之多位元记忆单元,其中该间隙壁为氮化层或高介电系数材料。42.如申请专利范围第41项所述之多位元记忆单元,其中该氮化层为氮化矽。43.如申请专利范围第41项所述之多位元记忆单元,其中该高介电系数材料为五氧化二钽(Ta2O5)、氧化铝(Al2O3)、氧化锆(ZrO2)、氧化铪(HfO2)、氧化钆(Gd2O3)、氧化钇(Y2O2)其中之一。44.一种快闪记忆体,包括:一矽基底;一闸极氧化层,形成于该矽基底上;一底切型控制闸极,形成于该第一氧化层上;一氧化层,顺应性形成于该矽基底、该闸极氧化层及该底切型控制闸极露出之表面上;及一间隙壁,形成于该底切型控制闸极与该氧化层之侧壁,用以储存电子或电荷。45.如申请专利范围第44项所述之快闪记忆体,其中该闸极氧化层为二氧化矽。46.如申请专利范围第44项所述之快闪记忆体,其中该底切型控制闸极为多晶矽层。47.如申请专利范围第44项所述之快闪记忆体,其中该氧化层为二氧化矽。48.如申请专利范围第44项所述之快闪记忆体,其中该间隙壁为氮化层。49.如申请专利范围第48项所述之快闪记忆体,其中该氮化层为氮化矽。图式简单说明:第1a图系习知之快闪记忆体记忆单元之程式化示意图。第1b图系习知之快闪记忆体记忆单元之抹除示意图。第2a-2g图系本发明之多位元记忆单元之一实施例之制造流程示意图。第3a图系本发明之多位元记忆单元一实施例之其中一位元之程式化示意图。第3b图系本发明之多位元记忆单元一实施例之其中一位元之抹除示意图。第3c图系本发明之多位元记忆单元一实施例之另一位元之程式化示意图。第3d图系本发明之多位元记忆单元一实施例之另一位元之抹除示意图。第4a-4g图系本发明之多位元记忆单元之另一实施例之制造流程示意图。第5a图系本发明之多位元记忆单元之另一实施例之其中一位元之程式化示意图。第5b图系本发明之多位元记忆单元之另一实施例之其中一位元之抹除示意图。第5c图系本发明之多位元记忆单元之另一实施例之另一位元之程式化示意图。第5d图系本发明之多位元记忆单元之另一实施例之另一位元之抹除示意图。第6图系本发明之多位元记忆单元之底切形闸极之立体示意图。 |
