| 主权项 |
1.一种半导体记忆装置,具备:记忆器,系排列成矩阵状而含有复数记忆格(MC)者;前述记忆器,具备:对应于前述列之复数字元线(WL);对应于前述行之复数位元线组(BLP);列解码电路(10#0-10#3),系选择性活化前述复数字元线中之一部分者;行解码电路(12#0-12#3),系选择性活化前述复数位元线组中之一部分者;感测放大电路(16#0-16#3),系使读取于前述复数位元线之资料放大者;(半导体记忆装置)更具备控制电路,系执行前述列解码电路及前述感测放大电路之控制者;前述控制电路,含有:命令解码电路(52),系由外部所供应之控制信号中检测复数之命令者;列活化时序控制部(62),系输出相应于前述命令解码电路之输出而显示前述字元线活化时序之第1活化信号及显示前述感测放大电路活化时序之第2活化信号者;前述列活化时序控制部,若前述命令解码电路所检测之命令为第1命令时,系先使前述第1活化信号活化,经过第1迟延时间后再使前述第2活化信号活化者;若前述命令解码电路所检测之命令为第2命令时,则使前述第1活化信号活化后,经过较前述第1时间为长之第2迟延时间,再使前述第2活化信号活化者。2.如申请专利范围第1项之半导体记忆装置,其中,前述列活化时序控制部具备:第1信号产生部(132.134),系相应于前述第1及第2命令而使前述第1活化信号活化者;第2信号产生部(136),若前述命令解码电路所检测之命令为第1命令时,系使前述第1信号产生部之输出延后相当于前述第1迟延时间之时间者;若前述命令解码电路所检测之命令为第2命令时,系使前述第1信号产生部之输出延后相当于前述第2迟延时间之时间,而输出前述第2活化信号者。3.如申请专利范围第2项之半导体记忆装置,其中,前述第2信号产生部具备:第1迟延电路(164),系接受前述第1信号产生部之输出而延后相当于前述第1迟延时间之时间者;第2迟延电路(166),系接受前述第1信号产生部之输出而延后相当于前述第2迟延时间与前述第1迟延时间之相差时间者;以及选择电路(168-172),系选择相应于前述命令解码电路所检测之前述第1或第2迟延电路输出之任一方命令而输出前述第2活化信号者。4.如申请专利范围第1项之半导体记忆装置,其中,前述第1命令为列活化命令;前述第2命令为自动刷新命令。5.如申请专利范围第4项之半导体记忆装置,其中,前述命令解码电路含有:命令解码器(74),系用以检测前述自动刷新命令者;前述控制电路含有:刷新控制电路(82),系相应于命令解码器之输出而指示刷新动作之开始者;及计数电路(86),系相应于前述刷新控制电路之输出而产生刷新位址者。6.如申请专利范围第1项之半导体记忆装置,其中,前述第1命令为列活化命令;前述第2命令为自刷新命令。7.如申请专利范围第6项之半导体记忆装置,其中,前述命令解码电路含有:命令解码器(76),系用以检测前述自刷新命令者;前述控制电路含有:计时电路(80),系相应于前述命令解码器之输出而周期性指示刷新动作之开始者;以及计数电路(86),系相应于前述计时电路之输出而产生刷新位址者。8.如申请专利范围第1项之半导体记忆装置,其中,更具备:电位产生电路(424),系产生前述字元线之活化电位者;前述电位产生电路,系产生第1电位作为前述活化电位,用以执行前述第1命令者;并产生第2电位作为前述活化电位,系相应于前述第2命令而低于前述第1电位者。9.如申请专利范围第8项之半导体记忆装置,其中,前述电位产生电路含有:参照电位产生电路(26),系用以产生参照电位者;比较电路(28),系用以比较前述参照电位与分压电路者;充电帮浦电路(30),系相应于前述比较电路之输出而作升压动作,输出前述活化电位者;分压电路(432),系相应于前述第2命令而使前述活化电位下降,输出前述分压电位者。10.一种半导体记忆装置,具备:复数之记忆器;前述复数之记忆器,分别具备:排列成矩阵状之复数记忆格;相应于前述列之复数字光线;相应于前述行之复数位元线组;列解码电路,系选择性地使前述复数字元线中之一部分活化者;行解码电路,系选择前述复数位元线组中之一部分者;感测放大电路,系使前述复数位元线所读取之资料放大者;(半导体记忆装置)更具备:控制电路,系用以控制前述列解码电路及前述感测放大电路者;前述控制电路含有:命令解码电路,系由外部所供应之控制信号中检测复数之命令者;复数之列活化时序控制部(61.256.258.260),系与前述复数之记忆器对应而设,相应于前述命令解码电路之输出而显示前述字元线活化时序之第1活化信号及输出显示前述感测放大电路活化时序之第2活化信号者。各个前述复数列活化时序控制部,若前述命令解码电路所检测之命令为第1命令时,系先使前述第1活化信号活化后,经过第1迟延时间再使前述第2活化信号活化者;若前述命令解码电路所检测之命令为第2命令时,系先使前述第1活化信号活化后,经过较前述第1时间为长之时间后再使前述第2活化信号活化者;前述复数之列活化时序控制部相应于前述第2命令而使前述第1活化信号活化后到使前述第2活化信号活化为止之时间,系各不相同者。11.如申请专利范围第10项之半导体记忆装置,其中,各个前述复数之列活化时序控制部具有:第1信号产生部(132.134),系相应于前述第1及第2命令而使前述第1活化信号活化者;及第2信号产生部(300.310.320),若前述命令解码电路所检测之命令为第1命令时,系先使前述第1信号产生部之输出延后相当于前述第1迟延时间之时间者;若前述命令解码电路所检测之命令为第2命令时,系使前述第1信号产生部之输出延后较长于前述第1迟延时间之时间,再输出前述第2活化信号者。12.如申请专利范围第11项之半导体记忆装置,其中,前述第2信号产生部具有:第1迟延电路,系接受前述第1信号产生部之输出而延后相当于前述第1迟延时间之时间者;第2迟延电路(302.312.322),系接受前述第1迟延电路之输出而使其更迟延者;及选择电路,系选择相应于前述命令解码电路所检测之前述第1.2迟延电路输出之任一方而输出前述第2活化信号者;前述第2迟延电路对应于前述复数之列活化时序控制部之迟延时间,系各不相同者。13.如申请专利范围第10项之半导体记忆装置,其中,前述复数之记忆话系可作互相独立读取动作之记忆资料库者。14.如申请专利范围第10项之半导体记忆装置,其中,前述第1命令系列活化命令;前述第2命令系自动刷新命令者。15.如申请专利范围第14项之半导体记忆装置,其中,前述命令解码电路含有:命令解码器(74),系用以检测前述自动刷新命令者;前述控制电路含有:刷新控制电路(82),系相应于前述命令解码器之输出而指示刷新动作之开始者;及计数电路(86),系相应于前述刷新控制电路之输出而产生刷新位址者。图式简单说明:图1为显示本发明实施形态1之半导体记忆装置1结构之概略方块图。图2为显示图1中VPP产生电路24结构之电路图。图3为显示图1中有关控制电路8之列活化控制结构之方块图。图4为显示图3中自动刷新命令解码器74及刷新动作控制电路8结构之电路图。图5为显示图3中列系控制电路64结构之电路图。图6为说明图1中感测放大器和记忆阵列之概略结构之电路图。图7为说明电流从记忆格流向位元线状态之图。图8为说明延迟感测放大器活化信号SON之活化时序,以延长刷新时间之动作波形图。图9为说明实施形态1之半导体记忆装置动作之动作波形图。图10为显示实施形态2之半导体记忆装置中所使用之控制电路250结构之方块图。图11为显示图10中列系控制电路256结构之电路图。图12为显示图10中列系控制电路258结构之电路图。图13为显示图10中列系控制电路260结构之电路图。图14为显示实施形态3中所使用之VPP产生电路424结构之电路图。图15为显示执行习知同步DRAM之列活化时序控制之控制电路508结构之方块图。图16为显示图15中列系控制电路564结构之电路图。图17为显示图15中自动刷新命令574和刷新动作控制电路582结构之电路图。图18为说明习知DRAM之自刷新时动作之动作波形图。图19为说明习知DRAM之自刷新动作之动作波形图。 |
