| 主权项 |
1.一种记忆体组件中有缺陷之元件之位址之处理方法,其特征为以下各步骤:a.一种记忆体组件以预设之检测程式来检测其正确之作用方式,b.若此记忆体组件之一个元件被辨认成有缺陷,则此有缺陷之元件之位址须与这些元件(其已被辨认成有缺陷)之错误位址相比较,c.若此位址不与各错误位址之一相同,则此位址储存成新的错误位址,d.若此位址是与各错误位址之一相同,则不储存此新位址。2.如申请专利范围第1项之方法,其中a.此位址是与预设之位址范围相比较,b.此位址对应于一个位址范围,c.就其它方法而言须使用此位址范围之位址,此位址对应于此位址范围。3.如申请专利范围第1或第2项之方法,其中a.此位址须与错误位址相比较且最后储存成错误位址,b.数目可预设之k个最后所储存之错误位址互相比较,c.在此种位址与最后所储存之错误位址相一致且d.最后所储存之k个错误位址相一致时此种位址不储存成错误位址。4.如申请专利范围第1或2项之方法,其中在矩阵形式之半导体记忆体中使用记忆元件之行位址或列位址作为位址。5.一种有缺陷之元件之位址之处理装置,此种有缺陷之元件是由测试元件(1)所测得,此种处理装置之特征为:a.具有一种比较元件(6),其记忆体配置具有多个串联之记忆体阵列(58,65,77;59,66,78;60,67,79),b.一种新测得之位址须与一种位址(其储存在第一记忆体阵列(59,60)中)相比较,c.二个前后相连接之记忆体阵列(59,66;60,67)设有一种比较元件(68,69,70),其对这些位址(其储存在二个记忆体阵列(59,60)中)进行比较,d.此比较元件(68,69,70)使一种计算信号继续传送至一种计算单元(7),若这些位址相一致时,e.此计算单元(7)发出一种命令以储存新位址于一种错误记忆体(49)中及第一记忆体阵列(58,59,60)中,f.若该新测定之位址不与此种储存在第一记忆体阵列中之位址相一致时。6.如申请专利范围第5项之装置,其中此比较元件(6)使目前储存在第一记忆体阵列(58,59,60)中之位址继续移入第二记忆体阵列(65,66,67)中,若此新测得之位址已写入第一记忆体阵列(58,59,60)中时。7.如申请专利范围第5或第6项之装置,其中配置k个串联之记忆体阵列,使目前储存在第k-1个记忆体阵列中之位址继续移动至第k个记忆体阵列中,若此新测得之位址已读入第一记忆体阵列(58,59,60)中时。8.如申请专利范围第7项之装置,其中计算单元(7)发出一种命令以使该新位址储存至一种错误记忆体(4,9)中,若相同之位址未储存在k个互相串联之记忆体阵列(59,66,78;60,67,79)中时。9.如申请专利范围第5或6项之装置,其中设有一种预处理单元(5),在比较元件(6)之前之这些位址传送至此预处理单元(5),此预处理单元(5)使这些位址可与预设之位址范围相比较且配属于一个位址范围,此预处理单元(5)使此位址范围之位址继续传送至该比较元件(6),此位址对应于该位址范围。10.如申请专利范围第7项之装置,其中k个记忆列(58,59,60;65,66,67;77,78,79)串联,一个记忆列具有三个记忆体阵列(58,59,60),第一记忆体阵列(58,65,77)用于排(Bank)位址中,第二记忆体阵列(59,66,78)用于列位址中且第三记忆体阵列(60,67,79)用于行位址中,各别记忆列之第一记忆体阵列,第二记忆体阵列及第三记忆体阵列相串联,二个第一记忆体阵列(58,65)分别设有一种排比较元件(61),二个第二记忆体阵列(60,67)分别设有一种行比较元件(63),第2至第k个排比较元件(61,68,80)全部与一种排计算电路(71)相连,第2至第k个列比较元件(66,78)全都与一种列计算电路(72)相连,第2至第k个行比较元件(67,79)全都与一种行计算电路(73)相连,排-,列-及行计算电路(71,72,73)是与一种决定电路(7)相连。图式简单说明:第1图错误位址之测定及储存用之测试配置。第2图一种比较元件之构造。第3图一种计算单元之电路配置。第4图此计算单元之逻辑计算表。第5图半导体记忆体中之一种错误配置。 |
