减少集成电路时钟偏离的方法及装置

摘要

一种减少集成电路时钟偏离(clock skew)的方法及装置，该集成电路具有数个电路区块(circuit block)，该方法包括下列步骤：提供第一时钟讯号源耦接至这些电路区块中的第一电路区块的时钟讯号输入端，且提供第二时钟讯号源耦接至这些电路区块中的第二电路区块的时钟讯号输入端，当第二电路区块需依据第一时钟讯号源的时钟频率与第一电路区块进行同步操作时，将第二电路区块的时钟讯号输入端切换至第一时钟讯号源并与其耦接，使第一电路区块和第二电路区块在相同的第一时钟讯号源下工作；而该装置至少包含一第一多工器以及一第二多工器，具有大体上相同的结构，使第一时钟讯号源的时钟讯号经过第一多工器与第二多工器所延迟的时间相同。

主权项

1.一种减少集成电路时钟偏离(clock skew)的方法，该集成电路具有复数个电路区块，其特征是：该方法至少包含下列步骤：提供一第一时钟讯号源耦接至该等电路区块中的一第一电路区块的时钟讯号输入端；提供一第二时钟讯号源耦接至该等电路区块中的一第二电路区块的时钟讯号输入端；以及当该第二电路区块需依据该第一时钟讯号源的时钟频率与该第一电路区块进行同步操作时，该第二电路区块的时钟讯号输入端切换至该第一时钟讯号源并与其耦接，使该第一电路区块和该第二电路区块在相同的该第一时钟讯号源下工作。