| 发明名称 | 同步型半导体存储装置 | ||
| 摘要 | 一种同步型半导体存储装置，具备有配置了多个存储单元的存储单元阵列，根据读命令(DRA)从前述存储单元读出信息的读出动作和根据写命令(WRA)把信息写入前述存储单元的写入动作分别可能的存储器部。此外，具备检测与外部时钟信号(WCLK)同步输入的第1命令是前述读命令(RDA)还是前述写命令(WRA)的命令检测电路。进而，该同步型半导体存储装置具备在靠前述命令检测电路检测是前述读命令(DRA)还是前述写命令(WRA)的场合，用前述外部时钟信号(VCLK)来设定行地址选通(RAS)的恢复动作的结束和前述RAS的预充电动作的开始的时间的存储体定时器电路(11)。 | ||
| 申请公布号 | CN1405889A | 申请公布日期 | 2003.03.26 |
| 申请号 | CN02130741.5 | 申请日期 | 2002.09.18 |
| 申请人 | 株式会社东芝 | 发明人 | 川口一昭;大岛成夫 |
| 分类号 | H01L27/10;G11C11/34 | 主分类号 | H01L27/10 |
| 代理机构 | 北京市中咨律师事务所 | 代理人 | 于静;陈海红 |
| 主权项 | 1.一种同步型半导体存储装置，其特征在于，具有配备多个存储单元的存储单元阵列，根据读命令(RDA)从前述存储单元读出信息的读出动作和根据写命令(WRA)向前述存储单元写入信息的写入动作分别可能的存储器部，检测与外部时钟信号(VCLK)同步地输入的第1命令是前述读命令(RDA)还是前述写命令(WRA)的命令检测电路，在通过前述命令检测电路检测出读命令(RDA)还是写命令(WRA)的场合，用前述外部时钟信号(VCLK)来设定行地址选通(RAS)的恢复动作的结束和前述RAS的预充电动作的开始的时间的存储体定时器电路(11、31、41、51)。 | ||
| 地址 | 日本东京 | ||