| 主权项 |
1.一种在半导体记忆体装置中之输出驱动器,该半导体记忆体装置包括多个区块的记忆体单元,其中一个第一区块经由输出驱动器传输资料到资料输入/输出线,该输出驱动器包括:一第一电晶体连接到参考电压,其反应从第一区块来的资料;一第二电晶体介于第一电晶体和资料输入/输出线之间;和一控制器连结用以控制第二电晶体,该控制器操作在第一模式时,该第二电晶体回应选择第一区块之行周期信号,其中当该第二电晶体回应行周期信号时,从第一区块的资料经由该第一和第二电晶体传输到资料输入/输出线。2.如申请专利范围第1项之输出驱动器,其中当一第二区块选择为资料输出时,控制器停止启动该第二电晶体。3.如申请专利范围第1项之输出驱动器,其中当该第二电晶体回应读取控制信号时,该控制器启动该第二电晶体,且从该第一区块的资料经由第一和第二电晶体传输到资料输入/输出线。4.如申请专利范围第1项之输出驱动器,其中控制进一步操作在第二模式中,其为该第二电晶体回应包含有关资料输入/输出线特性的校正信号之读取信号。5.如申请专利范围第4项之输出驱动器,其中该控制器包括多工器,其反应一时脉致能信号而选择性地传输该行周期信号和该读取控制信号其中之一至该第二电晶体之闸极。6.如申请专利范围第4项之输出驱动器,其中该资料输入/输出线之特性包括输出电流(IOL)特性,用以调整资料输入/输出线之信号准位和温度特性(TMIN/MAX),以根据温度变化调整输出驱动器之爬升率。7.一种记忆模组,包括:多个半导体记忆体装置,每个半导体记忆体装置包括多个区块的记忆体单元和对应于区块之多个输出驱动器,而区块经由输出驱动器传输资料;通道滙流排线由资料输入/输出线共享,其中:在一个半导体记忆体装置中,选择区块的资料经由相对应的输出驱动器传送到滙流排线其中之一,其回应选择此区块之行周期信号而启动,且经由资料输入/输出线其中之一,而在其余共享通道滙流排线之半导体记忆体装置中,输出驱动器全部停止启动,其中:每个输出驱动器包括:一第一电晶体连接到参考电压,其反应记忆体单元资料;和一第二电晶体用以回应行周期信号或是包含关于资料输入/输出线特性之校正信号之读取控制信号而选择性地连接到第一电晶体至资料输入/输出线。8.如申请专利范围第7项之记忆模组,其中当该第二电晶体回应读取控制信号时,在该等区块中输出驱动器之第二电晶体同时启动,而所选择之该区块的记忆体单元资料经由该第一和第二电晶体传输到该资料输入/输出线。9.如申请专利范围第7项之记忆模组,尚包括一多工器,其用以反应一时脉致能信号以选择性地传输该行周期信号和该读取控制信号其中之一至第二电晶体之闸极。10.如申请专利范围第7项之记忆模组,其中该资料输入/输出线之特性为调整资料输入/输出线之信号准位之输出电流(IOL)特性和根据温度变化调整输出驱动器爬升率之温度特性(TMIN/MAX)。11.一种半导体记忆体装置,包括:多个的输出驱动器;和多个区块的记忆体单元,其对应于并且分别连接到多个输出驱动器,其中每个区块传输资料到经过相对应的输出驱动器,其中每个输出驱动器包括:一第一电晶体连接到参考电压,其反应从相对应区块来的资料;一第二电晶体连接到第一电晶体;和一个控制器连接而控制该第二电晶体,该控制器操作在第一模式时,该第二电晶体回应用以选择相对应该输出驱动器之区块之行周期信号且操作在第二模式时,该第二电晶体回应包含有关连接到该第二电晶体之资料输入/输出线特性的校正资讯之读取信号,其中当该第二电晶体回应行周期信号时,从相对应区块来的资料经由该第一和第二电晶体传输到该资料输入/输出线。12.如申请专利范围第11项之半导体记忆体装置,其中该控制器停止启动在未选择区块中的输出驱动器之第二电晶体。13.如申请专利范围第11项之半导体记忆体装置,其中当该第二电晶体回应读取该控制信号时,该控制器同时启动该输出驱动器之第二电晶体;且当所选择的DQ区块之单元资料经由该第一和第二电晶体传输到该资料输入/输出线时,每个控制器分别启动相关的第二电晶体。14.如申请专利范围第11项之半导体记忆体装置,每个控制器包含一多工器,其回应一时脉致能信号,选择性地传输该行周期信号和该读取控制信号其中之一至该第二电晶体之闸极。15.如申请专利范围第11项之半导体记忆体装置,其中该资料输入/输出线之特性包括输出电流(IOL)特性,其用以调整资料输入/输出线之信号准位和温度特性(TMIN/MAX),以根据温度变化调整输出驱动器之爬升率。图式简单说明:图1为图说明具有Rambus动态随机存取记忆体(RDRAM)共享通道滙流排线的Rambus模组。图2为图说明在RDRAM中传统的输出驱动器连接到一通道滙流排线。图3为概要图说明图1 RDRAM中的区块;且图4为详细图说明根据本发明具体实施例的一个输出驱动器。 |
