| 主权项 |
1.一种记忆体系统,其中包含配置成为一阵列之多个动态随机存取记忆体(DRAM)细胞,该等DRAM细胞之每一细胞具有一对应之第一埠与一对应之第二埠,每一第一埠与第二埠致能对于对应DRAM细胞之存取;其中该记忆体系统优先权化预定经由每一DRAM细胞之该第一埠与第二埠之同时存取请求。2.如申请专利范围第1项之记忆体系统,其中该记忆体系统进行优先权化如下:使得预定经由该第一埠之一写入或读取存取请求之优先权高于预定经由该第二埠之一同时读取或更新存取请求之优先权。3.如申请专利范围第1项之记忆体系统,其中该记忆体系统进行优先权化如下:使得预定经由该第二埠之一写入存取请求之优先权高于预定经由该第一埠之一同时写入或读取存取请求之优先权。4.如申请专利范围第1项之记忆体系统,其中该第一埠致能对于对应DRAM细胞之存取,该等存取是自一包含读取与写入存取之群组中选出;且该第二埠致能对于对应DRAM细胞之存取,该等存取是自一包含读取,写入与更新存取之群组中选出。5.如申请专利范围第1项之记忆体系统,其中该优先权化同时存取请求包含一预定经由该第一埠之写入存取请求,与一预定经由该第二埠之一读取存取请求,以同时写入及读取资料。6.如申请专利范围第5项之记忆体系统,其中该写入与读取存取请求是由该记忆体系统以下列方式来执行:经由该第一埠来写入资料于对应之DRAM细胞,且同时写入资料于一输出滙流排。7.如申请专利范围第1项之记忆体系统,其中该优先权化同时存取请求包含一预定经由该第一埠之读取存取请求,与一预定经由该第二埠之一写入存取请求,以同时读取及写入资料。8.如申请专利范围第7项之记忆体系统,其中该读取与写入存取请求是由该记忆体系统以下列方式来执行:经由该第二埠来写入资料于对应之DRAM细胞,且同时写入资料于一输出滙流排。9.如申请专利范围第1项之记忆体系统,其中该第一埠在一时脉循环之前半部致能对于对应DRAM细胞之存取,且该第二埠在该时脉循环之后半部致能对于对应DRAM细胞之存取。10.如申请专利范围第1项之记忆体系统,进一步包含一更新位址产生器,以产生一对应于一DRAM细胞之位址,且该DRAM细胞需要一经由该第二埠之更新存取。11.如申请专利范围第10项之记忆体系统,其中如果该第二埠受到存取以进行一读取或写入运作,则该位址储存于一位址缓冲器。12.如申请专利范围第1项之记忆体系统,进一步包含:耦接至每一DRAM细胞之该第一埠之第一字组线驱动器电路;与耦接至每一DRAM细胞之该第二埠之第二字组线驱动器电路。13.如申请专利范围第12项之记忆体系统,其中该第一字组线驱动器电路与该第二字组线驱动器电路位于阵列之相反侧。14.如申请专利范围第12项之记忆体系统,其中该第一字组线驱动器电路与该第二字组线驱动器电路位于阵列之相同侧。15.如申请专利范围第1项之记忆体系统,进一步包含:耦接至每一DRAM细胞之该第一埠之第一感测放大器电路;与耦接至每一DRAM细胞之该第二埠之第二感测放大器电路。16.如申请专利范围第15项之记忆体系统,其中该第一感测放大器电路与该第二感测放大器电路位于阵列之相反侧。17.如申请专利范围第1项之记忆体系统,进一步包含用于每一DRAM细胞之第一与第二对之位元线,其中第一对连接每一DRAM细胞之该第一埠至第一感测放大器电路,且第二对连接每一DRAM细胞之该第二埠至第二感测放大器电路,其中位元线之配对抑制由于在记忆体系统运作期间之耦合所造成之杂讯。18.如申请专利范围第17项之记忆体系统,其中第一与第二对之位元线是以一缠绕组态来配置。19.如申请专利范围第17项之记忆体系统,其中第一对之位元线耦接至一从属感测放大器,且第二对之位元线耦接至一主感测放大器。20.如申请专利范围第1项之记忆体系统,进一步包含用于每一DRAM细胞之一对字组线,其中该对字组线之第一字组线连接该第一埠至第一字组线驱动器电路,且该对字组线之第二字组线连接该第二埠至第二字组线驱动器电路。21.如申请专利范围第20项之记忆体系统,其中该第一字组线驱动器电路与该第二字组线驱动器电路位于阵列之相反侧。22.如申请专利范围第20项之记忆体系统,其中该第一字组线驱动器电路与该第二字组线驱动器电路位于阵列之相同侧。23.如申请专利范围第1项之记忆体系统,进一步包含第一埠控制电路与第二埠控制电路,以分别控制对于该第一埠与第二埠之存取。24.如申请专利范围第23项之记忆体系统,进一步包含一比较器,以接收第一埠列位址与第二埠列位址,及决定是否该第一埠列位址与该第二埠列位址对应于对应之DRAM细胞。25.如申请专利范围第24项之记忆体系统,其中该比较器包含一输出节点,以传送一信号至该第一埠控制电路与该第二埠控制电路,且该信号显示是否该第一埠列位址与该第二埠列位址对应于对应之DRAM细胞。26.如申请专利范围第25项之记忆体系统,其中如果该信号显示该第一埠列位址与该第二埠列位址对应于阵列之对应DRAM细胞之相同列的DRAM细胞,则一逻辑低第二埠控制信号传送至该第二埠控制电路,以导致该第二埠控制电路传送一逻辑低信号至第二埠控制电路,来阻止经由该第二埠存取对应之DRAM细胞,否则一逻辑高第二埠控制信号传送至该第二埠控制电路,以导致该第二埠控制电路传送一逻辑高控制信号至该第二埠控制电路,来允许经由该第二埠存取对应之DRAM细胞。27.如申请专利范围第25项之记忆体系统,其中该信号是由该第一埠控制电路之至少一多工器与该第二埠控制电路之至少一多工器来接收,且该信号是每一多工器之一控制信号。28.如申请专利范围第1项之记忆体系统,其中经由对应DRAM细胞之该第二埠之一更新存取与一读取存取是非同时受到执行。29.如申请专利范围第1项之记忆体系统,进一步包含:耦接至每一DRAM细胞之该第一埠之第一解码器电路;与耦接至每一DRAM细胞之该第二埠之第二解码器电路。30.如申请专利范围第29项之记忆体系统,其中该第一解码器电路与该第二解码器电路位于阵列之相反侧。31.如申请专利范围第29项之记忆体系统,其中该第一解码器电路与该第二解码器电路位于阵列之相同侧。32.一种记忆体系统,包含:配置成为一阵列之多个动态随机存取记忆体(DRAM)细胞,该等DRAM细胞之每一细胞具有一对应之第一埠与一对应之第二埠,每一第一埠与第二埠致能针对对应DRAM细胞之存取;与一流量控制系统,以优先权化用以存取对应DRAM细胞之第一与第二同时存取请求,其中第一存取请求请求经由该第一埠对于对应之DRAM细胞进行存取,且第二存取请求请求经由该第二埠对于对应之DRAM细胞进行同时存取。33.如申请专利范围第32项之记忆体系统,其中第一存取请求是一预定经由该第一埠之写入存取请求,且第二存取请求是一预定经由该第二埠之读取存取请求,以同时写入及读取资料于对应之DRAM细胞。34.如申请专利范围第33项之记忆体系统,其中该流量控制系统藉由下列方式来使该写入存取请求与该读取存取请求同时受到执行:使得资料经由该第一埠写入对应之DRAM细胞,与一输出滙流排。35.如申请专利范围第32项之记忆体系统,其中第一存取请求是一预定经由该第一埠之读取存取请求,且第二存取请求是一预定经由该第二埠之写入存取请求,以同时读取及写入资料于对应之DRAM细胞。36.如申请专利范围第35项之记忆体系统,其中该流量控制系统藉由下列方式来使该读取存取请求与该写入存取请求同时受到执行:使得资料经由该第二埠写入对应之DRAM细胞,与一输出滙流排。37.如申请专利范围第32项之记忆体系统,其中第一存取请求是一预定经由该第一埠之写入存取请求,且第二存取请求是一预定经由该第二埠之写入存取请求,以同时写入资料于对应之DRAM细胞。38.如申请专利范围第37项之记忆体系统,其中该流量控制系统使得预定经由该第一埠之该写入存取请求受到取消,且使得预定经由该第二埠之该写入存取请求受到执行。39.如申请专利范围第32项之记忆体系统,其中第一存取请求是一预定经由该第一埠之读取存取请求,且第二存取请求是一预定经由该第二埠之读取存取请求,以同时自对应之DRAM细胞读取资料。40.如申请专利范围第39项之记忆体系统,其中该流量控制系统使得预定经由该第二埠之该读取存取请求受到取消,且使得预定经由该第一埠之该读取存取请求受到执行。41.如申请专利范围第32项之记忆体系统,其中第一存取请求在一时脉循环之前半部受到执行,且第二存取请求在该时脉循环之后半部受到执行。42.如申请专利范围第32项之记忆体系统,进一步包含一更新位址产生器,以产生一对应于一DRAM细胞之位址,且该DRAM细胞需要一经由该第二埠之更新存取。43.如申请专利范围第42项之记忆体系统,其中如果该第二埠受到存取以进行一读取或写入运作,则该位址储存于一位址缓冲器。44.如申请专利范围第32项之记忆体系统,进一步包含:耦接至每一DRAM细胞之该第一埠之第一字组线驱动器电路;与耦接至每一DRAM细胞之该第二埠之第二字组线驱动器电路。45.如申请专利范围第44项之记忆体系统,其中该第一字组线驱动器电路与该第二字组线驱动器电路位于阵列之相反侧。46.如申请专利范围第44项之记忆体系统,其中该第一字组线驱动器电路与该第二字组线驱动器电路位于阵列之相同侧。47.如申请专利范围第32项之记忆体系统,进一步包含:耦接至每一DRAM细胞之该第一埠之第一感测放大器电路;与耦接至每一DRAM细胞之该第二埠之第二感测放大器电路。48.如申请专利范围第47项之记忆体系统,其中该第一感测放大器电路与该第二感测放大器电路位于阵列之相反侧。49.如申请专利范围第32项之记忆体系统,进一步包含用于每一DRAM细胞之第一与第二对之位元线,其中第一对连接每一DRAM细胞之该第一埠至第一感测放大器电路,且第二对连接每一DRAM细胞之该第二埠至第二感测放大器电路。50.如申请专利范围第49项之记忆体系统,进一步包含至少一对之互补位元线,与耦接至该至少一对互补位元线之每一对之至少一字组线,其中该至少一对之互补位元线抑制由于在记忆体系统之运作期间该至少一字组线之耦合所造成的耦合杂讯。51.如申请专利范围第50项之记忆体系统,其中该至少一对之互补位元线是以一缠绕组态来配置。52.如申请专利范围第32项之记忆体系统,进一步包含用于每一DRAM细胞之一对字组线,其中该对字组线之第一字组线连接该第一埠至第一字组线驱动器电路,且该对字组线之第二字组线连接该第二埠至第二字组线驱动器电路。53.如申请专利范围第52项之记忆体系统,其中该第一字组线驱动器电路与该第二字组线驱动器电路位于阵列之相反侧。54.如申请专利范围第52项之记忆体系统,其中该第一字组线驱动器电路与该第二字组线驱动器电路位于阵列之相同侧。55.如申请专利范围第32项之记忆体系统,其中该流量控制系统包含第一埠控制电路与第二埠控制电路,以分别控制经由该第一埠与第二埠对于对应之DRAM细胞之存取。56.如申请专利范围第55项之记忆体系统,其中该流量控制系统包含一比较器,以接收第一埠列位址与第二埠列位址,及决定是否该第一埠列位址与该第二埠列位址对应于对应之DRAM细胞。57.如申请专利范围第56项之记忆体系统,其中该比较器包含一输出节点,以传送一信号至该第一埠控制电路与该第二埠控制电路,来显示是否该第一埠列位址与该第二埠列位址对应于对应之DRAM细胞。58.如申请专利范围第57项之记忆体系统,其中如果该信号显示该第一埠列位址与该第二埠列位址对应于阵列之对应DRAM细胞之相同列的DRAM细胞,则一逻辑低第二埠控制信号传送至该第二埠控制电路,以导致该第二埠控制电路传送一逻辑低信号至第二埠控制电路,来阻止经由该第二埠存取对应之DRAM细胞,否则一逻辑高第二埠控制信号传送至该第二埠控制电路,以导致该第二埠控制电路传送一逻辑高信号至该第二埠控制电路,来允许经由该第二埠存取对应之DRAM细胞。59.如申请专利范围第57项之记忆体系统,其中如果该第一埠列位址与该第二埠列位址对应于对应之DRAM细胞,则该信号具有一逻辑高位准;否则该信号具有一逻辑低位准。60.如申请专利范围第57项之记忆体系统,其中该信号是由该第一埠控制电路之至少一多工器与该第二埠控制电路之至少一多工器来接收,且该信号是每一多工器之一控制信号。61.如申请专利范围第32项之记忆体系统,进一步包含:耦接至每一DRAM细胞之该第一埠之第一解码器电路;与耦接至每一DRAM细胞之该第二埠之第二解码器电路。62.如申请专利范围第61项之记忆体系统,其中该第一解码器电路与该第二解码器电路位于阵列之相反侧。63.如申请专利范围第61项之记忆体系统,其中该第一解码器电路与该第二解码器电路位于阵列之相同侧。64.一种记忆体系统,包含配置成为一阵列之多个动态随机存取记忆体(DRAM)细胞,其中:该等DRAM细胞之每一细胞具有一对应之第一埠与一对应之第二埠;每一第一埠致能对于对应之DRAM细胞之一读取存取与写入存取;每一第二埠致能对于对应之DRAM细胞之一读取存取与写入存取;且该记忆体系统使得对于对应DRAM细胞之一写入存取,与对于对应DRAM细胞之一读取存取,同时受到执行。65.如申请专利范围第64项之记忆体系统,其中该记忆体系统使得一对于对应DRAM细胞之写入存取之优先权,高于一对于对应DRAM细胞之同时写入存取之优先权。66.如申请专利范围第64项之记忆体系统,其中该记忆体系统使得一对于对应DRAM细胞之读取存取之优先权,高于一对于对应DRAM细胞之同时读取存取之优先权。67.一种存取一多埠动态随机存取记忆体(DRAM)细胞之方法,该多埠DRAM细胞具有一储存电容器,第一埠与第二埠,且该方法包含下列步骤:接收第一存取请求,以经由第一埠来存取该储存电容器;接收第二存取请求,以经由第二埠来存取该储存电容器;与在经由第一埠或第二埠来存取该储存电容器之前,优先权化第一与第二存取请求。68.如申请专利范围第67项之方法,进一步包含同时执行第一与第二存取请求之步骤,其中一存取请求是在未存取该储存电容器之下受到执行。69.如申请专利范围第67项之方法,其中位于相同列之每一DRAM细胞连接至一对应之字组线对,且位于相同行之每一DRAM细胞连接至二对应之位元线对。70.一种记忆体系统,包含:配置成为一阵列之多个动态随机存取记忆体(DRAM)细胞,该等DRAM细胞之每一细胞具有一对应之第一埠与一对应之第二埠,每一第一埠与第二埠致能对于对应之DRAM细胞之存取;一流量控制系统,以优先权化第一与第二同时存取请求来存取对应之DRAM细胞,其中第一存取请求请求经由该第一埠对于对应之DRAM细胞进行存取,且第二存取请求请求经由该第二埠对于对应之DRAM细胞进行同时存取;与用于每一DRAM细胞之第一与第二对之位元线,其中第一对连接每一DRAM细胞之该第一埠至第一感测放大器电路,且第二对连接每一DRAM细胞之该第二埠至第二感测放大器电路。71.如申请专利范围第70项之记忆体系统,进一步包含:耦接至每一DRAM细胞之该第一埠之第一字组线驱动器电路;与耦接至每一DRAM细胞之该第二埠之第二字组线驱动器电路。72.如申请专利范围第71项之记忆体系统,其中该第一字组线驱动器电路与该第二字组线驱动器电路位于阵列之相反侧。73.如申请专利范围第71项之记忆体系统,其中该第一字组线驱动器电路与该第二字组线驱动器电路位于阵列之相同侧。74.如申请专利范围第70项之记忆体系统,进一步包含至少一对之互补位元线,与耦接至该至少一对互补位元线之每一对之至少一字组线,其中该至少一对之互补位元线抑制由于在记忆体系统之运作期间该至少一字组线之耦合所造成的耦合杂讯。75.如申请专利范围第74项之记忆体系统,其中该至少一对之互补位元线是以一缠绕组态来配置。76.如申请专利范围第70项之记忆体系统,进一步包含用于每一DRAM细胞之一对字组线,其中该对字组线之第一字组线连接该第一埠至第一字组线驱动器电路,且该对字组线之第二字组线连接该第二埠至第二字组线驱动器电路。77.如申请专利范围第76项之记忆体系统,其中该第一字组线驱动器电路与该第二字组线驱动器电路位于阵列之相反侧。78.如申请专利范围第76项之记忆体系统,其中该第一字组线驱动器电路与该第二字组线驱动器电路位于阵列之相同侧。79.如申请专利范围第70项之记忆体系统,其中该流量控制系统包含第一埠控制电路与第二埠控制电路,以分别控制经由该第一埠与第二埠对于对应之DRAM细胞之存取。80.如申请专利范围第70项之记忆体系统,其中该流量控制系统包含一比较器,以接收第一埠列位址与第二埠列位址,及决定是否该第一埠列位址与该第二埠列位址对应于对应之DRAM细胞。81.如申请专利范围第80项之记忆体系统,其中该比较器包含一输出节点,以传送一信号至该第一埠控制电路与该第二埠控制电路,来显示是否该第一埠列位址与该第二埠列位址对应于对应之DRAM细胞。82.如申请专利范围第81项之记忆体系统,其中如果该信号显示该第一埠列位址与该第二埠列位址对应于阵列之对应DRAM细胞之相同列的DRAM细胞,则一逻辑低第二埠控制信号传送至该第二埠控制电路,以导致该第二埠控制电路传送一逻辑低信号至第二埠控制电路,来阻止经由该第二埠存取对应之DRAM细胞,否则一逻辑高第二埠控制信号传送至该第二埠控制电路,以导致该第二埠控制电路传送一逻辑高信号至该第二埠控制电路,来允许经由经第二埠存取对应之DRAM细胞。83.如申请专利范围第81项之记忆体系统,其中如果该第一埠列位址与该第二埠列位址对应于阵列之对应DRAM细胞,则该信号具有一逻辑高位准;否则该信号具有一逻辑低位准。84.如申请专利范围第81项之记忆体系统,其中该信号是由该第一埠控制电路之至少一多工器与该第二埠控制电路之至少一多工器来接收,且该信号是每一多工器之一控制信号。85.如申请专利范围第70项之记忆体系统,进一步包含:耦接至每一DRAM细胞之该第一埠之第一解码器电路;与耦接至每一DRAM细胞之该第二埠之第二解码器电路。86.如申请专利范围第85项之记忆体系统,其中该第一解码器电路与该第二解码器电路位于阵列之相反侧。87.如申请专利范围第85项之记忆体系统,其中该第一解码器电路与该第二解码器电路位于阵列之相同侧。88.一种记忆体系统,包含:配置成为一阵列之多个动态随机存取记忆体(DRAM)细胞,该等DRAM细胞之每一细胞具有一对应之第一埠与一对应之第二埠,每一第一埠与第二埠致能对于对应之DRAM细胞之存取;与用于每一DRAM细胞之第一与第二对之位元线,其中第一对耦接每一DRAM细胞之该第一埠至第一感测放大器电路,且第二对耦接每一DRAM细胞之该第二埠至第二感测放大器电路,且第一与第二对之位元线是以一折叠位元线结构来配置。89.如申请专利范围第88项之记忆体系统,其中第一与第二对之位元线是以一缠绕组态来配置。90.如申请专利范围第89项之记忆体系统,进一步包含用于每一DRAM细胞之一对字组线;其中该对字组线之第一字组线连接该第一埠至第一字组线驱动器电路,且该对字组线之第二字组线连接该第二埠至第二字组线驱动器电路。91.如申请专利范围第90项之记忆体系统,其中该第一字组线驱动器电路与该第二字组线驱动器电路位于阵列之相反侧。92.如申请专利范围第90项之记忆体系统,其中该第一字组线驱动器电路与该第二字组线驱动器电路位于阵列之相同侧。93.如申请专利范围第88项之记忆体系统,进一步包含一流量控制系统,以优先权化第一与第二同时存取请求来存取对应之DRAM细胞,其中第一存取请求请求经由该第一埠对于对应之DRAM细胞进行存取,且第二存取请求请求经由该第二埠对于对应之DRAM细胞进行同时存取。94.如申请专利范围第93项之记忆体系统,其中该流量控制系统包含第一埠控制电路与第二埠控制电路,以分别控制经由该第一埠与第二埠对于对应之DRAM细胞之存取。95.如申请专利范围第93项之记忆体系统,其中该流量控制系统包含一比较器,以接收第一埠列位址与第二埠列位址,及决定是否该第一埠列位址与该第二埠列位址对应于对应之DRAM细胞。96.如申请专利范围第95项之记忆体系统,其中该比较器包含一输出节点,以传送一信号至该第一埠控制电路与该第二埠控制电路,来显示是否该第一埠列位址与该第二埠列位址对应于对应之DRAM细胞。97.如申请专利范围第96项之记忆体系统,其中如果该信号显示该第一埠列位址与该第二埠列位址对应于阵列之对应DRAM细胞之相同列的DRAM细胞,则一逻辑低第二埠控制信号传送至该第二埠控制电路,以导致该第二埠控制电路传送一逻辑低信号至第二埠控制电路,来阻止经由该第二埠存取对应之DRAM细胞,否则一逻辑高第二埠控制信号传送至该第二埠控制电路,以导致该第二埠控制电路传送一逻辑高信号至该第二埠控制电路,来允许经由该第二埠存取对应之DRAM细胞。98.如申请专利范围第96项之记忆体系统,其中如果该第一埠列位址与该第二埠列位址对应于对应之DRAM细胞,则该信号具有一逻辑高位准;否则该信号具有一逻辑低位准。99.如申请专利范围第96项之记忆体系统,其中该信号是由该第一埠控制电路之至少一多工器与该第二埠控制电路之至少一多工器来接收,且该信号是每一多工器之一控制信号。100.如申请专利范围第88项之记忆体系统,进一步包含:耦接至每一DRAM细胞之该第一埠之第一字组线驱动器电路;与耦接至每一DRAM细胞之该第二埠之第二字组线驱动器电路。101.如申请专利范围第100项之记忆体系统,其中该第一字组线驱动器电路与该第二字组线驱动器电路位于阵列之相反侧。102.如申请专利范围第100项之记忆体系统,其中该第一字组线驱动器电路与该第二字组线驱动器电路位于阵列之相同侧。103.如申请专利范围第88项之记忆体系统,进一步包含:耦接至每一DRAM细胞之该第一埠之第一解码器电路;与耦接至每一DRAM细胞之该第二埠之第二解码器电路。104.如申请专利范围第103项之记忆体系统,其中该第一解码器电路与该第二解码器电路位于阵列之相反侧。105.如申请专利范围第103项之记忆体系统,其中该第一解码器电路与该第二解码器电路位于阵列之相同侧。106.一种多埠动态随机存取记忆体(DRAM)结构系统,能够抑制由于位元线至位元线耦合效应所造成之杂讯,且该系统包含:配置成为一阵列之多个动态随机存取记忆体(DRAM)细胞,该等DRAM细胞之每一细胞具有一对应之第一埠与一对应之第二埠,每一第一埠与第二埠致能对于对应之DRAM细胞之存取;与一用于阵列之每一位元线之互补位元线,其中每一互补位元线相对于一对应位元线以缠绕组态横越阵列,其中,在一信号发展周期与一信号感测周期中,该互补位元线耦接至一较高之电压位准,且其之对应位元线向下耦合相同之数量至一较低之电压位准,且反之亦然,因而抵消位元线至位元线耦合效应。107.一种在多埠动态随机存取记忆体(DRAM)阵列中用以抑制由于位元线至位元线耦合效应所造成之杂讯之方法,该DRAM阵列具有多个DRAM细胞,且该方法包含下列步骤:提供一互补位元线给阵列之每一位元线,其中每一互补位元线相对于一对应位元线以缠绕组态横越阵列,其中,在一信号发展周期与一信号感测周期中,该互补位元线耦接至一较高之电压位准,且其之对应位元线向下耦合相同之数量至一较低之电压位准,且反之亦然,因而抵消位元线至位元线耦合效应。108.一种多埠动态随机存取记忆体(DRAM)结构系统,能够抑制由于字组线至位元线耦合效应所造成之杂讯,且该系统包含:配置成为一阵列之多个动态随机存取记忆体(DRAM)细胞,该等DRAM细胞之每一细胞具有一对应之第一埠与一对应之第二埠,每一第一埠与第二埠致能对于对应之DRAM细胞之存取;与一用于阵列之每一位元线之互补位元线,以形成多个互补位元线与位元线对;与横越阵列及交错至少一对之该等多个互补位元线与位元线对之至少一字组线,其中,在一字组线致动周期中,字组线及该至少一对之位元线与字组线及该至少一对之互补位元线间之耦合是相等的,因而抵消字组线至位元线耦合效应。109.一种在多埠动态随机存取记忆体(DRAM)阵列中用以抑制由于字组线至位元线耦合效应所造成之杂讯之方法,该DRAM阵列具有多个DRAM细胞,且该方法包含下列步骤:提供一用于阵列之每一位元线之互补位元线,以形成多个互补位元线与位元线对,至少一字组线横越阵列及交错至少一对之该等多个互补位元线与位元线对,其中,在一字组线致动周期中,字组线及该至少一对之位元线与字组线及该至少一对之互补位元线间之耦合是相等的,因而抵消字组线至位元线耦合效应。110.一种多埠动态随机存取记忆体(DRAM)结构系统,能够抑制由于位元线至基板耦合效应所造成之杂讯,且该系统包含:配置成为一阵列及制造于一基板之多个动态随机存取记忆体(DRAM)细胞,该等DRAM细胞之每一细胞具有一对应之第一埠与一对应之第二埠,每一第一埠与第二埠致能对于对应之DRAM细胞之存取;与一用于阵列之每一位元线之互补位元线,以形成多个互补之位元线与位元线对,且在一信号发展周期与一信号感测周期中,每一对位元线之一位元线耦接基板至一较高之电压位准,且每一对位元线之另一位元线向下耦合基板相同之数量至一较低之电压位准,因而抵消位元线至基板耦合效应。111.一种在多埠动态随机存取记忆体(DRAM)阵列中用以抑制由于位元线至基板耦合效应所造成之杂讯之方法,该DRAM阵列具有制造于一基板之多个DRAM细胞,且该方法包含下列步骤:提供一用于阵列之每一位元线之互补位元线,以形成多个互补位元线与位元线对,且在一信号发展周期与一信号感测周期中,每一对位元线之一位元线耦接基板至一较高之电压位准,且每一对位元线之另一位元线向下耦合基板相同之数量至一较低之电压位准,因而抵消位元线至基板耦合效应。图式简单说明:图1是一以前技术DRAM细胞之示意图;图2是一根据本发明之双埠,折叠位元线DRAM结构系统之图形;图3A是用于图2之双埠,折叠位元线DRAM结构系统之第一双埠DRAM资料阵列配置的图形;图3B是用于图2之双埠,折叠位元线DRAM结构系统之第二双埠DRAM资料阵列配置的图形;图3C是图3B之一部分之放大图;图4是图2双埠,折叠位元线DRAM结构系统之一主埠与一从属埠之运作的波形图;图5是图2之双埠,折叠位元线DRAM结构系统之一从属埠控制电路的示意图;图6是图2之双埠,折叠位元线DRAM结构系统之一主埠控制电路的示意图;图7是图2之双埠,折叠位元线DRAM结构系统之一优先权电路的示意图;图8是根据本发明之一双埠,共享位址滙流排DRAM结构系统之图形;图9是图8双埠,共享位址滙流排DRAM结构系统之一主埠与一从属埠之运作的波形图;图10是图8之双埠,共享位址滙流排DRAM结构系统之一从属埠控制电路的示意图;图11是图8之双埠,共享位址滙流排DRAM结构系统之一主埠控制电路的示意图;且图12是图8之双埠,共享位址滙流排DRAM结构系统之一优先权电路的示意图。 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