| 主权项 |
1.一种半导体记忆装置,具有作为动作模态之通常模态和测试模态,其特征是具备有:记忆器阵列(14),包含有被配置成为行列状之多个记忆单元(MC);多个位元线(BL0-BL2,/BL0-/BL2),被配置成为沿着上述之行方向,用来对上述之多个记忆单元进行资料之写入或读出;和多个字线(WL0-WLn),被配置成为沿着上述之列方向,用来选择上述多个记忆单元中之指定之记忆单元;上述之多个字线(WL0-WLn)被分割成为第1-第4字线群;上述之第1字线群包含有字线(WL3,WL7),当m为非负之整数时,以上述多个字线中之第1字线(WL3)作为第1号,适于数至第4m+1号;上述之第2字线群包含有字线(WL4),当以上述之第1字线作为第1号时,适于数至第4m+2号;上述之第3字线群包含有字线(WL5),当以上述之第1字线作为第1号时,适于数至第4m+3号;和上述之第4字线群包含有字线(WL6),当以上述之第1字线作为第1号时,适于数至第4m+4号;更具备有列解码电路(10),在上述之测试模态时,依照上述之位址信号,以上述之第1-第4字线群作为活性化之单位,用来使上述之多个字线活性化。2.如申请专利范围第1项之半导体记忆装置,其中在与上述多个位元线中之第1位元线(BL0)对应之第1记忆单元行(MC0,MC1),配置与上述第1位元线(BL0)和上述第1字线群(WL3)之交点对应之第1记忆单元群(MC0),和配置与上述第1位元线(BL0)和上述第2字线群(WL4)之交点对应之第2记忆单元群(MC1);上述之第1记忆单元群之各个记忆单元,和上述第2记忆单元群中之邻接之记忆单元,共用用以连接到上述第1位元线之第1位元线接触部;在与邻接第1位元线之第2位元线(/BL0)对应之第2记忆单元行(MC4,MC5),配置与上述第2位元线(/BL0)和上述第3字线群(WL5)之交点对应之第3记忆单元群(MC4),和配置与上述第2位元线(/BL0)和上述第4字线群(WL6)之交点对应之第4记忆单元群(MC5);和上述之第3记忆单元群之各个记忆单元,和上述第4记忆单元群中之邻接之记忆单元,共用用以连接到上述第2位元线之第1位元线接触部。3.如申请专利范围第2项之半导体记忆装置,其中上述之位址信号是多位元之信号;更具备有测试电路(24),在上述之测试模态时依照上述之位址信号输出第1-第4测试信号;上述之列解码电路包含有:第1预解码电路(32),在上述之通常模态时,对上述位址信号之指定之2位元进行解码,用来输出第1-第4预解码信号,在上述之测试模态时,依照上述之第1-第4测试信号,用来输出上述之第1-第4预解码信号;第2预解码电路(36),在上述之通常模态时,进行上述位址信号之上述2位元以外之位元之解码,在上述之测试模态时,使输出固定;和主解码电路(38),依照上述之第1和第2预解码电路之输出,用来进行上述多个字线之活性化。4.如申请专利范围第2项之半导体记忆装置,其中上述之第1和第2位元线成为位元线对偶(BLP0,BLP1);和更具备有:第1测试电路(24),在上述之测试模态时,依照来自外部之指示输出测试信号;电位产生电路(130),在上述之通常模态时,输出指定之等化电位,在上述之测试模态时,依照上述之测试信号输出与高位准和低位准之任何一个之资料对应之电位;和等化电路(EQ),依照上述之电位产生电路之输出,用来对上述之位元线对偶进行等化。5.如申请专利范围第4项之半导体记忆装置,其中更具备有第2测试电路(122),在上述之通常模态时,依照等化信号(BLEQ)进行上述之等化电路之活性化,在上述之测试模态时,与上述之等化信号无关的,使上述之等化电路(EQ)保持在活性状态。6.如申请专利范围第4项之半导体记忆装置,其中更具备有:感测放大器(SA),用来对上述位元线对偶之电位差进行放大;和第2测试电路(122),在上述之通常模态时,依照感测放大器活性化信号(SO)进行上述之感测放大器之活性化,在上述之测试模态时,与上述之感测放大器活性化信号无关的,使上述之感测放大器非活性化。7.如申请专利范围第1项之半导体记忆装置,其中上述之多个位元线包含有被配置成连续邻接之第1-第4位元线(/BL3,/BL2,BL3,BL2);在与上述第1位元线(/BL3)对应之第1记忆单元行,配置与上述第1位元线(/BL3)和上述第1字线群(WL10)之交点对应之第1记忆单元群,和配置与上述第1位元(/BL3)和上述第2字线群(WL11)之交点对应之第2记忆单元群;上述之第1记忆单元群之各个记忆单元,和上述第2记忆单元群中之邻接之记忆单元,共用用以连接到上述第1位元线之第1位元线接触部;在与上述第2位元线(/BL2)对应之第2记忆单元行,配置与上述第2位元线(/BL2)和上述第2字线群(WL11)之交点对应之第3记忆单元群(WL12),和配置与上述第2位元线(/BL2)和上述第3字线群(WL12)交点对应之第4记忆单元群;上述之第3记忆单元群之各个记忆单元,和上述之第4记忆单元群中之邻接之记忆单元,共用用以连接到上述第2位元线之第2位元线接触部;在与上述第3位元线(BL3)对应之第3记忆单元行,配置与上述第3位元线(BL3)和上述第3字线群(WL12)之交点对应之第5记忆单元群,和配置与上述第3位元线(BL3)和上述第4字线群(WL13)之交点对应之第6记忆单元群;上述之第5记忆单元群之各个记忆单元,和上述之第6记忆单元群中之邻接之记忆单元,共用用以连接到上述第3位元线之第3位元线接触部;在与上述第4位元线(BL2)对应之第4记忆单元行,配置与上述第4位元线(BL2)和上述第4字线群(WL13)之交点对应之第7记忆单元群,和配置与上述第4位元线(BL2)和上述第1字线群(WL14)之交点对应之第8记忆单元群;和上述之第7记忆单元群之各个记忆单元,和上述之第8记忆单元群中之邻接之记忆单元,共用用以连接到上述第4位元线之第4位元线接触部。8.如申请专利范围第7项之半导体记忆装置,其中上述之位址信号是多位元之信号;更具备有测试电路(224),在上述之测试模态时依照上述之位址信号输出第1-第4测试信号;上述之列解码电路包含有:第1预解码电路(32),在上述之通常模态时,对上述位址信号之指定之2位元进行解码,用来输出第1-第4预解码信号,在上述之测试模态时,依照上述之第1-第4测试信号,用来输出上述之第1-第4预解码信号;第2预解码电路(36),在上述之通常模态时,进行上述位址信号之上述2位元以外之位元之解码,在上述之测试模态时,使输出固定;和主解码电路(38),依照上述之第1和第2预解码电路之输出,用来进行上述之多个字线之活性化。9.如申请专利范围第7项之半导体记忆装置,其中上述之第1和第3位元线成为第1位元线对偶;和上述之第2和第4位元线成为第2位元线对偶;更具备有:第1和第2电位产生电路(330.1,330.2),在上述之测试模态时,依照上述之第1和第2测试信号,分别输出与高位准和低位准之任何一个之资料对应之电位;和第1和第2等化电路(332-336),依照上述之第1和第2电位产生电路之输出,分别对上述之第1和第2位元线对偶进行等化。10.如申请专利范围第9项之半导体记忆装置,其中更具备有第2测试电路,在上述之通常模态时,依照等化信号进行上述之第1和第2等化电路之活性化,在上述之测试模态时,与上述之等化信号(BLEQ)无关的,使上述之第1和第2等化电路(122)保持在活性状态。11.如申请专利范围第9项之半导体记忆装置,其中更具备有:第1和第2感测放大器(332-336),分别用来对上述之第1和第2位元线对偶之电位差进行放大;和第2测试电路(122),在上述之通常模态时,依照感测放大器活性化信号进行上述之第1和第2感测放大器之活性化,在上述之测试模态时,与上述之感测放大器活性化信号无关的,使上述之第1和第2感测放大器非活性化。图式简单说明:图1是方块图,用来表示本发明之实施例1之半导体记忆装置2之概略构造。图2是方块图,用来表示图1之测试模态控制电路24之构造。图3用来说明图2之测试模态解码电路30之动作。图4是动作波形图,用来说明图2之测试解码活性化电路28之动作。图5是电路图,用来表示图1之列解码器10之构造。图6是配置图,用来表示图1之记忆单元阵列14之一部份之构造。图7是图6之A-A之剖面图。图8是电路图,用来说明与图6之配置对应之电路。图9是电路图,用来表示图8之测试电路122之构造。图10用来说明图9所示之测试电路122之动作。图11是动作波形图,用来说明在实施例1之半导体记忆装置中所进行之型样写入。图12用来说明图11中之时刻t2-t3之状态。图13用来说明其他之效果。图14是电路图,用来表示实施例2所使用之测试模态控制电路224之构造。图15用来说明图14之测试模态解码电路230之动作。图16是电路图,用来表示实施例2所使用之VBL产生电路330之构造。图17用来说明4分之1间距构造之记忆单元之配置。图18是方块图,用来表示习知之半导体记忆装置502之概略构造。图19是电路图,用来表示图18之列解码器510之构造。图20部份的显示图18所示之记忆单元阵列14之记忆单元配置之方式。 |
