| 主权项 |
1.一种对半导体基体进行烧结制程的方法,系包括以下的步骤:在一已形成积体电路之半导体基体上形成一保护层;于一氢的周围气体中,对该半导体基体进行烧结(sintering);以及利用微影和蚀刻技术,在该保护层上形成复数个焊垫接触窗(pad window)。2.如申请专利范围第1项所述之方法,其中该氢气的浓度在约10-100%之间。3.如申请专利范围第1项所述之方法,其中该氢气的浓度在约40-100%之间4.如申请专利范围第2项所述之方法,其中该氢气的浓度为约100%。5.如申请专利范围第1项所述之方法,其中该保护层的形成,系先沈积一层二氧化矽薄膜,再接着沈积一层氮化矽薄膜。6.如申请专利范围第5项所述之方法,其中该二氧化矽薄膜层和该氮化矽薄膜层系以原反应室(in-situ)的方式沈积形成。7.如申请专利范围第1或6项所述之方法,其中在该烧结步骤期间的反应温度,系在约400-450℃之间。8.如申请专利范围第6项所述之方法,其中以SiH4为主,进行无掺杂矽玻璃(USG)PECVD沈积该二氧化矽薄膜层,以及PECVD沈积该氮化矽薄膜层。9.如申请专利范围第6项所述之方法,其中该二氧化矽薄膜之沈积厚度在约2-7K埃之间,以及该氮化矽薄膜之沈积厚度在约5-9K埃之间。10.如申请专利范围第8项所述之方法,其中该二氧化矽薄膜之沈积厚度在约2-7K埃之间,以及该氮化矽薄膜之沈积厚度在约5-9K埃之间。11.如申请专利范围第10项所述之方法,其中该二氧化矽薄膜之沈积厚度为约2K埃,以及该氮化矽薄膜之沈积厚度为约6K埃。12.如申请专利范围第10项所述之方法,其中该二氧化矽薄膜之沈积厚度为约2K埃,以及该氮化矽薄膜之沈积厚度为约8.5K埃。13.如申请专利范围第4项所述之方法,其中在该烧结步骤期间的反应温度系为约410℃,且该保护层的形成系以SiH4为主,原反应室先后进行无掺杂矽玻璃(USG)PECVD沈积该二氧化矽薄膜层,以及PECVD沈积该氮化矽薄膜层。14.如申请专利范围第4项所述之方法,其中在该烧结步骤期间的反应温度系为约425℃,且该保护层的形成系以SiH4为主,原反应室先后进行无掺杂矽玻璃(USG)PECVD沈积该二氧化矽薄膜层,以及PECVD沈积该氮化矽薄膜层。15.如申请专利范围第13项所述之方法,其中该二氧化矽薄膜之沈积厚度为约2K埃,以及该氮化矽薄膜之沈积厚度为约6K埃。16.如申请专利范围第13项所述之方法,其中该二氧化矽薄膜之沈积厚度为约2K埃,以及该氮化矽薄膜之沈积厚度为约8.5K埃。17.如申请专利范围第14项所述之方法,其中该二氧化矽薄膜之沈积厚度为约2K埃,以及该氮化矽薄膜之沈积厚度为约8.5K埃。图式简单说明:图一系为一习知技术A在半导体基体完成金属连接层之后的制程流程方块图;图二系为一习知技术B在半导体基体完成金属连接层之后的制程流程方块图;图三系为一习知技术C在半导体基体完成金属连接层之后的制程流程方块图;图四系为一习知技术D在半导体基体完成金属连接层之后的制程流程方块图;图五系为一习知技术E在半导体基体完成金属连接层之后的制程流程方块图;图六系为一习知技术F在半导体基体完成金属连接层之后的制程流程方块图;图七系为一习知技术G在半导体基体完成金属连接层之后的制程流程方块图;图八系为本发明在半导体基体完成金属连接层之后的制程流程方块图;图九系为习知技术与本发明之一较佳实施态样的基体偏压(Vbb)分布图的比较;图十系为图九所述之习知技术与本发明之该较佳实施态样的再充电时间分布图的比较;以及图十一系为图九所述之习知技术与本发明之该较佳实施态样的晶粒良率分布图的比较。 |
