| 主权项 |
1.一种在积体电路中形成金属化与接点结构之方法,包括:a)蚀刻一合成结构之沟渠介电层,该合成结构包括:i)一包含主动区之半导体基材,ii)其上之闸极结构,iii)至少一与该闸极结构相邻之介电间隔物;iv)在该半导体基材上之接点介电层、该闸极结构,以及该介电间隔;v)在该接点介电层上之止蚀层;以及vi)在该止蚀层上之沟渠介电层;在大致上不会蚀刻该止蚀层的蚀刻条件下,形成在该沟渠介电层内之沟渠;b)在基本上不会损害该闸极结构之蚀刻条件下,形成在该止蚀层与该接点介电层中的开孔,以露出该主动区与部分该介电间隔;以及c)沉积传导性材质于该开孔与该沟渠中。2.如申请专利范围第1项之方法,其中该合成结构包含在形成该开孔时之接点开孔罩。3.如申请专利范围第1项之方法,其中该开孔之形成,包含对该止蚀层与该接点介电层之蚀刻。4.如申请专利范围第3项之方法,其中对该沟渠介电层之蚀刻,大致蚀穿该沟渠介电层的整个厚度。5.如申请专利范围第1项之方法,其中该沟渠介电层之厚度自500至4000埃。6.如申请专利范围第1项之方法,其中该止蚀层之厚度自100至1500埃。7.如申请专利范围第1项之方法,其中该接点介电层之厚度自1500至4000埃。8.如申请专利范围第1项之方法,其中对该接点介电层之蚀刻,系在其相对于该止蚀层之蚀刻速率比至少为5:1的条件下施行。9.如申请专利范围第1项之方法,其中对该接点介电层之蚀刻,系在其相对于该间隔与该闸极结构之蚀刻速率比至少为5:1的条件下施行。10.如申请专利范围第1项之方法,更包括在沉积该传导性材质于该开孔与该沟渠前,形成一衬垫、湿化与/或障壁层于该开孔与该沟渠。11.如申请专利范围第8项之方法,其中该衬垫、湿化与/或障壁层之厚度自50埃至1000埃。12.如申请专利范围第1项之方法,更包含对该传导性材质之平坦化,直到其最上方表面大致与该沟渠介电层的最上方表面共平面。13.如申请专利范围第12项之方法,更包含沉积内层介电层于该平坦化传导性材质以及该沟渠介电层。14.如申请专利范围第1项之方法,其中该合成结构更包含配置于该沟渠介电层与该图样化光阻间之抗反射涂膜。15.如申请专利范围第14项之方法,其中该抗反射涂膜包含有机抗反射涂膜。16.如申请专利范围第14项之方法,其中该抗反射涂膜包含介电抗反射涂膜。17.如申请专利范围第1项之方法,其中该沟渠介电层包含TEOS层。18.如申请专利范围第1项之方法,其中该接点介电层包含掺杂之矽酸盐玻璃层。19.如申请专利范围第18项之方法,其中该掺杂之矽氧化物接点介电层包含一选自由磷矽酸盐玻璃、硼磷矽酸盐玻璃与氟矽酸盐玻璃组成之群组中的成份。20.如申请专利范围第1项之方法,其中该止蚀层包含氮化矽。图式简单说明:图1阐释之半导体结构,包括接点介电层、止蚀层,以及沟渠介电层;图2阐释之半导体结构,包括图像化沟渠罩;图3阐释之半导体结构,包括蚀刻沟渠介电层;图4阐释一半导体结构,其包括蚀刻沟渠介电层与图样化接点开孔罩;图5阐释图4所阐释之半导体结构顶视图;图6阐释一半导体结构,其包括沟渠以及在沟渠介电层内蚀刻之接触孔开口,该处之沟渠介电层系做为蚀刻接点介电层时之硬罩;图7阐释一半导体结构,其包括在沟渠介电层内蚀刻之沟渠,以及在接点介电层内蚀刻之接点孔;图8阐释之半导体结构,包括衬垫层,以及自行对准接点连结结构;图9阐释一半导体结构,其包括平坦化之后的自行对准接点连结结构;图10阐释图9所阐释之半导体结构顶视图。 |
