| 主权项 |
1.一种用来对一静态随机存取记忆体(static randomaccess memory)进行预烧测试(burn in)之方法,该静态随机存取记忆体包含有:复数条字线(word lines);复数条第一位元线(bit lines);复数条第二位元线;以及复数个记忆体单元(memory cells),用来储存资料,每一记忆体单元电电连接于一对应的字线、一对应的第一位元线、一对应的第二位元线以及一电源,该电源可施加一工作电压于该记忆体单元,以使该记忆体单元得以运作;该方法包含下面步骤:从该复数个记忆体单元中选择一预定数目之记忆体单元进行测试;使所选择的记忆体单元其所电连接之字线的电压高于一第一电压値;使所选择的记忆体单元其所电连接之第一位元线及第二位元线之间的电压差大于一第二电压値;以及当所选择的记忆体单元其所电连接之字线的电压高于该第一电压値以及所选择的记忆体单元其所电连接之第一位元线及第二位元线之间的电压差大于该第二电压値时,使该工作电压从一第三电压値提升至一第四电压値。2.如申请专利范围第1项之方法,其中该第三电压値等于零伏特。3.如申请专利范围第1项之方法,其另包含下面步骤:对所选择的记忆体单元其所电连接之第一位元线及第二位元线施加两互补的周期性电压讯号,以周期性地改变该第一位元线与该第二位元线之间的电压差。4.如申请专利范围第3项之方法,其另包含下面步骤:当所选择的记忆体单元其所电连接之第一及第二位元线之间的电压差小于该第二电压値时,使该电源停止施加该工作电压予所选择的记忆体单元;以及当所选择的记忆体单元其所电连接之第一及第二位元线之间的电压差大于该第二电压値时,使该工作电压提升至该第四电压値。5.如申请专利范围第3项之方法,其另包含下面步骤:当所选择的记忆体单元其所电连接之第一及第二位元线之间的电压差小于该第二电压値时,使该工作电压小于该第四电压値;以及当所选择的记忆体单元其所电连接之第一及第二位元线之间的电压差大于该第二电压値时,使该工作电压提升至该第四电压値。6.如申请专利范围第1项之方法,其中每一记忆体单元包含有一储存电路、一第一开关电路及一第二开关电路,该储存电路电连接于该电源,可用来储存一位元之资料,该第一及第二开关电路电连接于该对应的字线且分别电连接于该对应的第一位元线及第二位元线。7.如申请专利范围第1项之方法,其中该储存电路系一互补式金属氧化半导体(complementary metal-oxidesemiconductor, CMOS)电路。8.如申请专利范围第1项之方法,其中当从该复数个记忆体单元中选择记忆体单元进行测试时,系选择该静态随机存取记忆体中所有的记忆体单元进行测试。9.一种测试装置,用来对一静态随机存取记忆体进行预烧测试,该静态随机存取记忆体包含有:复数条字线;复数条第一位元线;复数条第二位元线;以及复数个记忆体单元,用来储存资料,每一记忆体单元电连接于一对应的字线、一对应的第一位元线以及一对应的第二位元线;该测试装置包含有:一电源,用来施加一工作电压于该复数个记忆体单元,以使该复数个记忆体单元得以进行资料写入动作;以及一控制电路,电连接于该电源,用来控制该测试装置之操作;其中该控制电路会选择一预定数目之记忆体单元进行测试,并使所选择的记忆体单元其所电连接之字线的电压高于一第一电压値,且使所选择的记忆体单元其所电连接之第一位元线及第二位元线之间的电压差大于一第二电压値,当被选到的记忆体单元其所电连接之字线的电压高于该第一电压値以及被选到的记忆体单元其所电连接之第一位元线及第二位元线之间的电压差大于该第二电压値时,该控制电路会使该工作电压从一第三电压値提升至一第四电压値。10.如申请专利范围第9项之测试装置,其中该第三电压値等于零伏。11.如申请专利范围第9项之测试装置,其另包含有一列解码器(row decoder)以及一行解码器(column decoder),该控制电路会控制该列解码器以及该行解码器来选择所要进行测试之记忆体单元。12.如申请专利范围第9项之测试装置,其中该控制电路会对所选择的记忆体单元其所电连接之第一位元线及第二位元线施加两互补的周期性电压讯号,以周期性地改变该第一位元线与该第二位元线之间的电压差。13.如申请专利范围第12项之测试装置,其中当被选到的记忆体单元其所电连接之第一及第二位元线之间的电压差小于该第二电压値时,该控制电路会使该电源停止施加该工作电压予所选择的记忆体单元,且当被选到的记忆体单元其所电连接之第一及第二位元线之间的电压差大于该第二电压値时,该控制电路会使该工作电压提升至该第四电压値。14.如申请专利范围第12项之测试装置,其中当被选到的记忆体单元其所电连接之第一及第二位元线之间的电压差小于该第二电压値时,该控制电路会使该工作电压小于该第四电压値,且当被选到的记忆体单元其所电连接之第一及第二位元线之间的电压差大于该第二电压値时,该控制电路会使该工作电压提升至该第四电压値。15.如申请专利范围第9项之测试装置,其中每一记忆体单元包含有一储存电路、一第一开关电路及一第二开关电路,该储存电路电连接于该电源,可用来储存一位元之资料,该第一及第二开关电路电连接于该对应的字线且分别电连接于该对应的第一位元线及该对应的第二位元线。16.如申请专利范围第15项之测试装置,其中该储存电路系一互补式金属氧化半导体(complementary metal-oxide semiconductor, CMOS)电路。17.如申请专利范围第9项之测试装置,其中该控制电路系选择该静态随机存取记忆体中所有的记忆体单元来进行测试。图式简单说明:图一为习知测试装置测试一静态随机存取记忆体时之示意图。图二为图一记忆单元之电路图。图三为本发明测试装置测试一静态随机存取记忆体时之示意图。图四为图三记忆单元之电路图。图五为图四记忆单元各端点电压之时序图。 |
