| 主权项 |
1.一种校准积体电路(IC)测试器及互相连接系统之定时之方法,互相连接系统用于将IC测试器连接至在半导体晶圆上所实施IC之输入/输出(I/O)端子,其中IC测试器包括许多测试器沟道,供测试一在半导体晶圆所实施之IC,其中测试器也包括一备用沟道,其中测试器包括装置,供发出一序列时钟信号边缘至测试器沟道及至备用沟道,其中测试器沟道及备用沟道各包括装置,供在接收任何该等时钟信号边缘后,产生一有一边缘之输出信号,而有一驱动延迟包括一可程式驱动延迟及一可调整驱动校准延迟,并供在任何该等时钟信号边缘后对一输入信号取样,而有一比较延迟包括一可程式比较延迟及一可调整比较校准延迟,以及其中互相连接系统接触该IC,以在每一该I/O端子与该测试器沟道之一对应者之间提供一第一导电路径,供在其间输送信号,该方法包含下列步骤:a.调适该互相连接系统,以提供一第二导电路径;b.提供许多第一导体,各对应于该等测试器沟道之一单独者;以及c.供该许多测试器沟道之每一测试器沟道:c1.导使该互相连接系统接触测试器沟道之对应第一导体,其中对应第一导体以及第一及第二导电路径在该测试器沟道与该备用沟道之间形成一第一信号路径,c2.导使该测试器沟道重复发出其输出信号作为一输入信号,经由该第一信号路径至该备用沟道,以及c3.与次步骤c2同时,导使该备用沟道对其输入信号取样,而在该时钟信号边缘后有一固定延迟。2.如申请专利范围第1项之方法,其中步骤c另包含下列次步骤:c4.与次步骤c2及c3同时,调整测试器沟道之校准延迟,致使测试器沟道发出该输出信号至该备用沟道,而其输出信号之边缘自该等时钟信号边缘之一延迟,以便备用沟道对实施该输出信号边缘之输出信号取样。3.如申请专利范围第2项之方法,另包含下列步骤:d.提供许多第二导体;以及e.在步骤c后,导使该互相连接系统接触该等第二导体,其中互相连接系统及该等第二导体在诸对测试器沟道之间提供第二信号路径。4.如申请专利范围第3项之方法,另包含下列步骤:f.在步骤e后,供该等对之每一对:f1.导使该对之一测试器沟道发出一有一输出信号边缘之输出信号,经由该信号路径至该对之另一测试器沟道,以及f2.与次步骤f1同时,调整该对之该另一测试器沟道之校准延迟,以便其对靠近该输出信号边缘之输出信号取样。5.如申请专利范围第1项之方法,其中该许多该第一导体予以在该半导体晶圆实施。6.如申请专利范围第1项之方法,其中该许多第一导体予以在该半导体晶圆以外之其他校准晶圆实施。7.如申请专利范围第3项之方法,其中该许多第一导体及该许多第二导体予以在该半导体晶圆实施。8.如申请专利范围第3项之方法,其中该许多第一导体及该许多第二导体予以在该半导体晶圆以外之其他校准晶圆实施。9.一种校准积体电路(IC)测试器及互相连接系统之定时之方法,其中IC测试器有许多测试器沟道,供测试一在半导体晶圆所实施之IC,其中晶圆有许多输入/输出(I/O)端子,每一I/O端子对应于该等测试器沟道之一单独者,其中测试器包括装置,供发出一序列时钟信号边缘至测试器沟道及至备用沟道,其中测试器沟道及备用沟道各包括装置,供在接收任何该等时钟信号边缘后产生一有一边缘之输出信号,而有一驱动延迟包括一可程式驱动延迟及一可调整驱动校准延迟,并供在任何该等时钟信号边缘后对一输入信号取样,而有一比较延迟包括一可程式比较延迟及一可调整比较校准延迟,以及其中互相连接系统接触该IC,以在每一该I/O端子与其对应测试器沟道之间提供一第一导电路径,供在其间输送信号,该方法包含下列步骤:a.提供一测量电路,供在时钟信号之一边缘与该等测试器沟道之任一之输出信号之一边缘之间测量时间间隔,b.调适该互相连接系统,以提供一第二导电路径;c.提供许多第一导体,各对应于每一该等测试器沟道;以及d.供该许多测试器沟道之每一测试器沟道:d1.导使该互相连接系统接触测试器沟道之对应第一导体,其中对应第一导体以及第一及第二导电路径在该测试器沟道与该测量电路之间形成一第一信号路径,d2.导使该测试器沟道在该等时钟信号边缘后产生输出信号边缘,其中第一信号路径输送该输出信号边缘,作为输入信号边缘至该测量电路,以及d3.导使该测量单元测量在该等时钟信号边缘与其藉该第一信号路径所到达之输入信号边缘间之间隔。10.如申请专利范围第9项之方法,其中步骤d另包含下列次步骤:d4.与次步骤d2及d3同时,调整测试器沟道之校准延迟,以便该测量单元测量一特定持续时间之间隔。11.如申请专利范围第10项之方法,另包含下列步骤:e.提供许多第二导体;以及f.在步骤d后,导使该互相连接系统接触该等第二导体,其中互相连接系统及该等第二导体在诸对测试器沟道之间提供第二信号路径。12.如申请专利范围第11项之方法,另包含下列步骤:g.供该等对之每一对:g1.导使该对之一测试器沟道发出一有一输出信号边缘之输出信号,经由该信号路径至该对之另一测试器沟道,以及g2.与次步骤g1同时,调整该对之该另一测试器沟道之校准延迟,以便其对接近该输出信号边缘之输出信号取样。13.如申请专利范围第9项之方法,其中该许多第一导体予以在该半导体晶圆实施。14.如申请专利范围第9项之方法,其中该许多第一导体予以在该半导体晶圆以外之其他校准晶圆实施。15.如申请专利范围第11项之方法,其中该许多第一导体及该许多第二导体予以在该半导体晶圆实施。16.如申请专利范围第11项之方法,其中该许多第一导体及该许多第二导体予以在该半导体晶圆以外之其他校准晶圆实施。图式简单说明:图1为一供在半导体晶圆测试成晶粒形式之IC之代表性先前技艺积体电路(IC)测试器之简化剖面正视图;图2为一先前技艺半导体晶圆之简化平面图;图3为方块图,例示图1之测试器;图4以简化方块图形式例示图3之测试器之测试器沟道之一;图5为图4之半导体晶圆之一IC之简化平面图;图6-13为一根据本发明,供使用于校准一将行测试图5之IC之IC测试器之测试器沟道之定时之半导体校准晶圆,其一组互相连接区之简化平面图;图14为方块图,例示一根据本发明,供使二测试器沟道互相连接之互相连接区;图15-17例示根据本发明,在定时校准过程,在图14之测试器沟道内,各种信号间之定时关系;图18为一根据本发明,供使用于校准图3之IC测试器之测试器沟道之定时之半导体校准晶圆,其另一互相连接区之简化平面图;图19-21例示根据本发明,在定时校准过程,在图3之测试器沟道内,各种信号间之定时关系;图22为一将行予以测试之IC之简化平面图;图23-29为一根据本发明,供使用于校准一将行测试图22之IC之IC测试器测试器沟道之定时之半导体校准晶圆,其一组互相连接区之简化平面图;图30为根据本发明,一联结至测量单元之积体电路测试器之简化方块图;图31为图30之积体电路测试器及测量单元之简化剖面正视图;图32以方块图形式例示一经由习知飞越互相连接系统连接至IC垫片之先前技艺测试器沟道。 |
