PHASE LOCKED LOOP FOR RECOVERING A CLOCK SIGNAL FROM A DATA SIGNAL

摘要

Es ist eine Phasenregelschleife zur Rückgewinnung eines Taktsignals (CL) aus einem Datensignal (DS) angegeben, die eine Verzögerungsregelschleife (DLL) mit einem nichtlinearen, digitalen Phasendetektor (DPD) umfasst. Die in einer Phasenregelschleife eingebettete Verzögerungsregelschleife wirkt dabei wie ein linearer Phasendetektor. Die beschriebene Phasenregelschleife ist mit geringem Aufwand realisierbar und besonders zur Anwendung in der Datenkommunikation geeignet.