| 主权项 |
1.一种叠层型半导体装置,其特征在于:系层叠多数包含半导体积体电路晶片且具有规格的半导体积体电路装置之叠层型半导体装置,前述半导体积体电路装置中至少三以上的预定半导体积体电路装置按照前述规格値大小的顺序被层叠者。2.如申请专利范围第1项之叠层型半导体装置,其中前述半导体积体电路装置更包含基板,在前述基板上装载前述半导体积体电路晶片。3.如申请专利范围第1项之叠层型半导体装置,其中前述视格为前述半导体积体电路晶片的规格。4.如申请专利范围第1项之叠层型半导体装置,其中前述预定半导体积体电路装置连续被层叠。5.如申请专利范围第1项之叠层型半导体装置,其中前述预定半导体积体电路装置夹着前述预定半导体积体电路装置以外的半导体积体电路装置被层叠。6.如申请专利范围第1项之叠层型半导体装置,其中前述预定半导体积体电路装置包含前述半导体积体电路装置中最下层及最上层至少一方的半导体积体电路装置。7.如申请专利范围第1项之叠层型半导体装置,其中邻接的前述半导体积体电路装置彼此为贯通前述半导体积体电路装置的导电材料所电气连接。8.如申请专利范围第1项之叠层型半导体装置,其中前述规格系由消耗电力、动作电压、动作电压数、动作电流、保证动作温度、产生电磁波量、动作频率、尺寸、 连接端子数、连接端子间距、厚度、和装载前述半导体积体电路装置的基底基板的信号收发量及和外部的信号收发量中所选择。9.一种叠层型半导体装置,其特征在于:系层叠至少三以上包含半导体积体电路晶片且具有规格的半导体积体电路装置之叠层型半导体装置,在前述半导体积体电路装置中,最下层或最上层半导体积体电路装置的规格値为最小或最大者。10.如申请专利范围第9项之叠层型半导体装置,其中前述半导体积体电路装置更包含基板,在前述基板上装载前述半导体积体电路晶片。11.如申请专利范围第9项之叠层型半导体装置,其中前述规格为前述半导体积体电路晶片的规格。12.如申请专利范围第9项之叠层型半导体装置,其中邻接的前述半导体积体电路装置彼此为贯通前述半导体积体电路装置的导电材料所电气连接。13.如申请专利范围第9项之叠层型半导体装置,其中前述规格系由消耗电力、动作电压、动作电压数、动作电流、保证动作温度、产生电磁波量、动作频率、尺寸、连接端子数、连接端子间距、厚度、和装载前述半导体积体电路装置的基底基板的信号收发量及和外部的信号收发量中所选择。14.一种叠层型半导体装置,其特征在于:系层叠至少二以上包含半导体积体电路晶片且具有规格的半导体积体电路装置之叠层型半导体装置,邻接的前述半导体积体电路装置彼此为贯通前述半导体积体电路装置的导电材料所电气连接,在前述半导体积体电路装置中,最下层或最上层半导体积体电路装置尺寸以外的规格値为最小或最大者。15.如申请专利范围第14项之叠层型半导体装置,其中前述半导体积体电路装置更包含基板,在前述基板上装载前述半导体积体电路晶片。16.如申请专利范围第14项之叠层型半导体装置,其中前述规格为前述半导体积体电路晶片的规格。17.如申请专利范围第14项之叠层型半导体装置,其中前述导电材料贯通前述半导体积体电路晶片或装载前述半导体积体电路晶片的基板。18.如申请专利范围第14项之叠层型半导体装置,其中前述视格系由消耗电力、动作电压、动作电压数、动作电流、保证动作温度、产生电磁波量、动作频率、连接端子数、连接端子间距、厚度、和装载前述半导体积体电路装置的基底基板的信号收发量及和外部的信号收发量中所选择。19.一种叠层型半导体装置,其特征在于:系层叠多数包含半导体积体电路晶片且具有规格的半导体积体电路装置之叠层型半导体装置,前述叠层型半导体装置具有由前述半导体积体电路装置中的预定个数的特定半导体积体电路装置构成的群,前述预定个数超过二且比前述半导体积体电路装置的总个数少,前述特定半导体积体电路装置的规格値都在预定范围内且前述特定半导体积体电路装置连续被层叠者。20.如申请专利范围第19项之叠层型半导体装置,其中前述半导体积体电路装置更包含基板,在前述基板上装载前述半导体积体电路晶片。21.如申请专利范围第19项之叠层型半导体装置,其中前述规格为前述半导体积体电路晶片的规格。22.如申请专利范围第19项之叠层型半导体装置,其中前述叠层型半导体装置具有多数前述群,前述预定范围在群间互相不同。23.如申请专利范围第19项之叠层型半导体装置,其中前述特定半导体积体电路装置彼此在前述叠层型半导体装置中彼此的规格値最近。24.如申请专利范围第19项之叠层型半导体装置,其中邻接的前述半导体积体电路装置彼此为贯通前述半导体积体电路装置的导电材料所电气连接。25.如申请专利范围第19项之叠层型半导体装置,其中前述规格系由消耗电力、动作电压、动作电压数、动作电流、保证动作温度、产生电磁波量、动作频率、尺寸、连接端子数、连接端子间距、厚度、和装载前述半导体积体电路装置的基底基板的信号收发量及和外部的信号收发量中所选择。26.一种叠层型半导体装置,其特征在于:系层叠多数包含半导体积体电路晶片的半导体积体电路装置之叠层型半导体装置,在前述半导体积体电路装置中,连续层叠在彼此间的信号收发量最多的特定半导体积体电路装置彼此者。27.一种叠层型半导体装置,其特征在于:包含第一半导体积体电路装置:包含半导体积体电路晶片且多数设于同一面内;及,多数第二半导体积体电路装置:包含半导体积体电路晶片且夹着前述多数第一半导体积体电路装置者。图式简单说明:图1A为就关于本发明实施形态的叠层型半导体装置一例,模式显示其截面结构之。图1B为就关于本发明实施形态的叠层型半导体装置他例,模式显示其截面结构之图。图1C为就关于本发明实施形态的叠层型半导体装置另外他例,模式显示其截面结构之图。图2A及图2B为就关于本发明实施形态的叠层型半导体装置类型1一例模式显示之图。图3A及图3B为就关于本发明实施形态的叠层型半导体装置类型1他例模式显示之图。图4A及图4B为就关于本发明实施形态的叠层型半导体装置类型1他例模式显示之图。图5A及图5B为就关于本发明实施形态的叠层型半导体装置类型1他例模式显示之图。图6A及图6B为就关于本发明实施形态的叠层型半导体装置类型1他例模式显示之图。图7A及图7B为就关于本发明实施形态的叠层型半导体装置类型2一例模式显示之图。图8为就关于本发明实施形态的叠层型半导体装置类型3一例模式显示之图。图9为就关于本发明实施形态的叠层型半导体装置类型4一例模式显示之图。图10为就关于本发明实施形态的叠层型半导体装置类型4他例模式显示之图。图11为就关于本发明实施形态的叠层型半导体装置类型4他例模式显示之图。图12为就关于本发明实施形态的叠层型半导体装置他例,模式显示其截面结构之图。 |
