| 主权项 |
1.一种同步型双倍资料速率DRAM(DDR-SDRM),包括:一记忆体单元阵列,包含复数个记忆体单元;一位址信号处理部,用以接收且处理一位址信号,来指定上述记忆体单元之一者的一位址,上述位址信号处理部与一系统时脉信号同步动作;一资料写入部,用以接收写入资料,且于一写入周期中写入上述写入资料到上述记忆体单元之上述一者;以及一资料读取部,用以依据上述系统时脉信号,于一读取周期中,从上述记忆体单元之上述一者读取资料,用以传递读取资料;上述资料写入部,依据与上述写入资料同步被转换之一资料选通信号来动作,从上述DDR-SDRM外部接收上述写入资料,且通过I/O线传递上述写入资料到上述记忆体单元之上述之一者。2.如申请专利范围第1项所述之DDR-SDRM,其中上述资料写入部包括:一资料闩锁部,用以从上述DDR-SDRM外部接收上述写入资料;以及一写入缓冲部,用以写入上述写入资料到上述记忆体单元中之上述一者。3.如申请专利范围第2项所述之DDR-SDRM,其中上述资料闩锁部包含至少一第一闩锁电路以及至少一第二闩锁电路,分别对应于上述资料选通信号的上升缘和下降缘时,锁住第一写入资料及第二写入资料,而且上述写入缓冲部依据上述资料选通信号的下降缘之一时间时,写入上述第一写入资料及上述第二写入资料。4.如申请专利范围第3项所述之DDR-SDRM,其中上述至少一第一资料闩锁电路及至少一第二资料闩锁电路二者,都具有复数个资料闩锁电路,且上述写入缓冲部包含对应每个上述至少一第一闩锁及至少一第二闩锁中,上述资料闩锁电路之上述数目的写入缓冲电路。5.如申请专利范围第3项所述之DDR-SDRM,其中上述至少一第一资料闩锁电路及至少一第二资料闩锁电路,都包含第一闩锁区块及第二闩锁区块,每个闩锁区块含有一个指定资料闩锁的数目。6.如申请专利范围第5项所述之DDR-SDRM,其中被上述至少一第一资料闩锁电路锁住的上述资料,于上述闩锁部中,被延迟半个上述系统时脉信号之时脉周期。7.如申请专利范围第5项所述之DDR-SDRM,其中上述第一闩锁区块及上述第二闩锁区块对应上述资料选通信号。8.如申请专利范围第5项所述之DDR-SDRM,其中上述闩锁区块对应上述资料选通信号,且上述第二闩锁定区块对应另一个具有半个上述系统时脉信号的时脉周期之一相位延迟的资料选通信号。9.如申请专利范围第1项所述之DDR-SDRM,其中上述资料选通信号具有一相位延迟,上述相位延迟系于上述系统时脉信号之一周期的75%至125%之间。图式简单说明:第1图为一传统DDR-SDRM的方块图,表示一写入动作时其中信号之流动。第2图为第1图中上述DDR-SDRM之上述信号的一时序图。第3图为本发明第一实施例之DDR-SDRM的一方块图,表示于一写入周期中其信号之流动。第4图为第3图中上述DDR-SDRM之上述信号的一时序图。第5图为一修改的第一实施例于一写入周期中之一详细时序图。第6图为本发明第二实施例的DDR-SDRM中信号之一时序图。第7图为第5图中DDR-SDRM提供之上述位址处理部的一方块图。 |
