| 主权项 |
1.一种半导体装置,具备有:具有表面之半导体基板;在前述半导体基板之前述表面形成开口的沟渠;设在前述沟渠内部之第1绝缘体;存在于与前述第1绝缘体之前述开口相对之表面上的导电体;至少覆盖前述导电体之第2绝缘体;及设在前述半导体基板之前述表面的第3绝缘体,而前述第2绝缘体亦设在前述第3绝缘体上,同时复具备:以前述第3绝缘体做为闸极绝缘膜,并由前述沟渠所分离的第1MOS构造元件;及以前述第2绝缘体及前述第3绝缘体做为闸极绝缘膜,并由前述沟渠分离的第2MOS构造元件者。2.如申请专利范围第1项之半导体装置,其中,前述导电体系多结晶矽,前述第1绝缘体系氧化矽者。3.一种半导体装置,系具备:具有表面之半导体基板;在前述半导体基板之表面形成开口之沟渠;设于上述沟之内部,其表面包含大致V字形凹陷的第1绝缘体;存在于上述凹陷内之导电体;至少覆盖上述导电体之第2绝缘体;及设于上述半导体基板之上述表面的第3绝缘体,而上述第2绝缘体亦设于上述第3绝缘体上:同时复具备以上述第3绝缘体做为闸极绝缘膜,并由上述沟渠所分离的第1MOS构造元件;及以上述第2绝缘体及前述第3绝缘体做为闸极绝缘膜,并由上述沟渠分离的第2MOS构造元件者。4.一种半导体装置之制造方法,具备:(a)在具有区分为第1及第2领域之表面的半导体基板内,形成开口于前述表面之沟渠,在前述沟渠之内部形成第1绝缘体之制程;(b)在前述沟渠未开口之前述表面形成第2绝缘体之制程;(c)在由前述制程(a)及(b)所得到之构成上之全面形成导电体之制程;(e)在前述第1领域中除去前述导电体而使前述第2之绝缘体露出的制程;及(f)在前述制程(a)及(b)所得到之构成当中,至少在前述第1领域内全面形成第3绝缘体之制程者。5.如申请专利范围第4项之半导体装置之制造方法,其中,前述沟渠系在前述第1及第2领域之各领域中,至少各设有一个以上者。6.如申请专利范围第5项之半导体装置之制造方法,其中,前述制程(a)中,前述第1绝缘体系由低压CVD法形成在前述沟渠内部者。7.如申请专利范围第5项之半导体装置之制造方法,其中,前述制程(a)中,前述第1绝缘体系由TEOS-O3气压CVD法形成在前述沟渠内部者。8.如申请专利范围第5项之半导体装置之制造方法,其中,前述制程(a)中,前述第1绝缘体系由负气压CVD法形成在前述沟渠内部者。9.如申请专利范围第5项之半导体装置之制造方法,其中,前述制程(a)中,在前述沟渠内部形成前述第1绝缘体之际,对前述半导体基板之前述表面及相对于前述沟渠之开口部之前述第1绝缘体实行平坦化处理者。10.如申请专利范围第5项之半导体装置之制造方法,其中,前述沟渠之宽度系以前述第1领域中之沟渠宽度小于前述第2领域中之沟渠宽度者。11.如申请专利范围第5项之半导体装置之制造方法,其中,更具备有:在前述制程(f)所制成之构成中,将前述第2绝缘体与积层于前述第2绝缘体之前述第3绝缘体形成所希望之第1图案;在前述第1图案附近而未由前述第1图案覆盖的前述半导体基板之前述表面,设有成为源极或汲极的领域;在前述第1图案之表面形成闸电极,将前述第2绝缘体与积层于前述第2绝缘体之前述第3绝缘体一起采用做为闸极绝缘膜,而形成第1MOS构造元件之制程者。12.如申请专利范围第11项之半导体装置之制造方法,其中,更具备有:在前述制程(f)所制成之构成中,将前述第2绝缘体形成为所望之第2图案;在前述第2图案附近而未由前述第2图案覆盖的前述半导体基板之前述表面,设有待成为源极或吸极的领域,在前述第2图案之表面形成闸电极;将前述第2绝缘体做为闸极绝缘膜,而形成第2MOS构造元件之制程者。13.如申请专利范围第5项之半导体装置之制造方法,其中,在前述制程(e)中,保留存在于前述第1绝缘体之与前述开口相对之表面上之前述导电体者。14.如申请专利范围第13项之半导体装置之制造方法,其中,前述导电体系多结晶矽,前述第1绝缘体系氧化矽者。15.如申请专利范围第13项之半导体装置之制造方法,其中,前述沟渠之宽度系令前述第1领域中之沟渠宽度小于前述第2领域中之沟渠宽度者。图式简单说明:第1图系显示本发明之实施形态1及2之方法之各阶段之图。第2图系显示本发明之实施形态1及2之方法之各阶段之图。第3图系显示本发明之实施形态1及2之方法之各阶段之图。第4图系显示本发明之实施形态1及2之方法之各阶段之图。第5图系显示本发明之实施形态1及2之方法之各阶段之图。第6图系显示本发明之实施形态1及2之方法之各阶段之图。第7图系显示本发明之实施形态1及2之方法之各阶段之图。第8图系显示本发明之实施形态1及2之方法之各阶段之图。第9图系显示以往技术方法之制造例之图。第10图系显示以往技术方法之制造例之图。第11图系显示以往技术方法之制造例之图。第12图系显示以往技术方法之制造例之图。 |
