| 主权项 |
1.一种可缩减位元长度式低错误之乘积运算方法,其系依乘数及被乘数之値做适当之补偿,当被乘数X之位元长度为m,其代表方式为Xm-1......Xi.....X0,乘数Y之位元长度为n,其代表方式为Yn-1......Xj......Y0,而乘积项PD之位元长度为m+n-p,其代表方式为PDm+n-1......PDn......PDp,i为被乘数X第i个位元,j为乘数Y第j个位元;此补偿信号为,其为i+j=p-1时xiyj之和其中p为欲删去之乘积项位元长度,则的値直接加入原未被删减运算加法列之最右边一直排与未被删减运算的主部分,即较高位元之部分,结合成一可缩减位元长度式低错误乘法运算。2.如申请专利范围第1项所述之可缩减位元长度式低错误之乘积运算方法,其系直接删去较低位元数之乘积项之运算以降低运算所需硬体及加快运算时间;误差之补偿信号大小随乘数、被乘数而定;可改变欲缩减乘积顶位元长度(p),且不同p也不需要重新设计架构。3.如申请专利范围第1项所述之可缩减位元长度式低错误之乘积运算方法,系将补偿之向量依照箭头的方向加至前一行。4.一种缩减位元长度式低错误阵列乘法器,其包括全加器、及闸(AND)和补偿电路;其特征系将全加器三个同权重之位元数相加后产生一进位(carry)位元及和(sum)位元,及闸用来产生xiyj;此补偿信号为,其为i+j=p-1时xiyj之和将补偿向量加入原未被删减运算加法列之最右边一直排全加器之其中一个输入,可得一新阵列乘法器架构亦即可缩减式阵列式乘法器。5.如申请专利范围第4项所述之缩减位元长度式低错误乘法器,其补偿信号完全不需加入其它多余电路,只需将的値直接输入阵列乘法器中最右边一直排现有的全加器的其中一个输入。6.一种可缩减乘积项低错误布式乘法器,包括布式编码器、尺度器;及加法列运算之全加器;及半加器阵列、及闸和补偿电路;其特征系将其中之布式编码器和尺度器作编码及移位补数之动作,而编码之动作使加法列之列数减为一半;全加器三个同权重之位元数相加后产生一进位(carry)位元及和(sum)位元,半加器(HA)将两个同权重之位元数相加后产生一进位(carry)位元及和(sum)位元,及闸用来产生xiyj;此补偿信号为,此补偿信号为,其为原加法列第p-1直排之位元,全加器及半加器阵列为将加法列之値相加;补偿之向量其原权重是p-1,将这些补偿向量加入原未被删减运算加法列之最右边一直排全加器之其中一个输入。7.如申请专利范围第6项所述之可缩减乘积项低错误布式乘法器,其补偿信号完全不需加入其它多余电路,只需将的値直接输入阵列乘法器中最右边一直排现有的全加器的其中一个输入。图式简单说明:图1 乘法之运算图2 方法1之图示图3 方法2之图示图4 方法3之图示图5 方法4之图示图6 本发明可缩减式乘法器之运算示意图图7 n=8为例P1(xi yj)与所取之回归线图图8 55->5之习知阵列式乘法器图9 55->5本发明可缩减式阵列式乘法器及其补偿路图10 55->5J. M. Jou阵列式乘法器及其补偿电路图11 88阵列式乘法器缩减位元成为10位元之例图12 2的补数系统的8->16的布式乘法示意图图13 88->8的习知布式乘法器之加法列运算图14 88->8本发明可缩减式布式乘法运算与其补偿项之示意图图15 n+1位元之加法列运算方法图16 可缩减式布式乘法器之加法列处理单元电路实例图17 n+1位元之布式乘法器加法列处理单元电路实例 |
